[发明专利]一种FPGA加载的方法和设备在审
| 申请号： | 201610231563.0 | 申请日： | 2016-04-14 |
| 公开（公告）号： | CN105930284A | 公开（公告）日： | 2016-09-07 |
| 发明（设计）人： | 徐卫;孙婧 | 申请（专利权）人： | 青岛海信电器股份有限公司 |
| 主分类号： | G06F13/10 | 分类号： | G06F13/10 |
| 代理公司： | 北京同达信恒知识产权代理有限公司 11291 | 代理人： | 张恺宁 |
| 地址： | 266100 山*** | 国省代码： | 山东;37 |
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| 摘要： | 本发明涉及电子技术领域，特别涉及一种FPGA加载的方法和设备，用以解决现有技术中存在的FPGA进行加载后会一直占用与配置芯片之间的SPI总线，无法对时钟频率进行调整的问题。本发明实施例微处理器在确定FPGA加载失败后，控制串行外设接口SPI总线开关导通微处理器与配置芯片之间的SPI总线，并断开FPGA与配置芯片之间的SPI总线；降低配置芯片中FPGA加载使用的FPGA程序文件中的时钟频率。由于本发明实施例微处理器可以控制SPI总线开关导通微处理器与配置芯片之间的SPI总线，从而可以在FPGA加载失败后通过SPI总线降低时钟频率。 | ||
| 搜索关键词： | 一种 fpga 加载 方法 设备 | ||
【主权项】：
一种现场可编程门阵列FPGA加载的方法，其特征在于，该方法包括：微处理器在确定FPGA加载失败后，控制串行外设接口SPI总线开关导通所述微处理器与配置芯片之间的SPI总线，并断开所述FPGA与所述配置芯片之间的SPI总线；所述微处理器降低所述配置芯片中所述FPGA加载使用的FPGA程序文件中的时钟频率，并控制SPI总线开关断开所述微处理器与配置芯片之间的SPI总线，导通所述FPGA与所述配置芯片之间的SPI总线；所述微处理器控制FPGA重新加载。
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