[发明专利]一种基于改进部分积阵列的修正Booth编码乘法器

摘要

本发明提出了一种用于改进部分积阵列数目的修正Booth乘法器的电路结构。该电路结构针对修正Booth编码产生的部分积，将额外的一行纠错字与第一行和最后一行部分积相加运算，以最短的路径传递到最高位，消除了额外的一行纠错字，减少了一级部分积压缩，有效地提高了乘法器速度。

主权项

1.一种基于改进部分积阵列的修正Booth编码乘法器，其特征在于，包括修正Booth编码乘法器阵列电路结构和改进部分积阵列电路结构；设被乘数A＝a_n‑1……a₀，乘数B＝b_n‑1……b₀，S₀为第一行部分积的符号位，n为被乘数和乘数的位数；所述改进部分积阵列电路结构包括第一至第二异或门，第一与门，第一至第六与非门，第一2选1数据选择器；所述第一异或门包括两个输入端，用于输入b_n‑2和b_n‑3；所述第一与门包括两个输入端，用于输入所述第一异或门的输出信号和a₀；所述第一与非门包括三个输入端，用于输入a₀、和所述第二异或门包括两个输入端，用于输入a₀和a₁；所述第二与非门包括三个输入端，用于输入a₀、b_n‑2和b_n‑3；所述第三与非门包括两个输入端，用于输入第一异或门的输出信号和第二异或门的输出信号；所述第四与非门包括两个输入端，用于输入a₁和第一异或门的输出信号；所述第五与非门包括两个输入端，用于输入第三与非门的输出信号和第一与非门的输出信号；所述第六与非门包括两个输入端，用于输入第四与非门和第二与非门的输出信号；所述第一2选1数据选择器包括两个数据输入端和一个选择控制信号输入端，两个数据输入端用于输入第五与非门的输出信号和第六与非门的输出信号，选择控制信号输入端用于输入b_n‑1；所述第一与门的输出信号为部分积阵列最后一行部分积的第0位，即p_t0；所述第一2选1数据选择器的输出信号为部分积阵列最后一行部分积的第1位，即p_t1；其公式分别如下式所示：所述改进部分积阵列电路结构包括第二与门，第一至第二或非门，第七至第十与非门，第二至第五2选1数据选择器；所述第一或非门包括两个输入端，用于输入和a₀；所述第二或非门包括两个输入端，用于输入b_n‑2和b_n‑3；所述第七与非门包括两个输入端，用于输入b_n‑2和b_n‑3；所述第二2选1数据选择器包括两个数据输入端和一个选择控制信号输入端，两个数据输入端用于输入第七与非门的输出信号和第二或非门的输出信号，选择控制信号输入端用于输入a₁；所述第二与门包括两个输入端，用于输入第一或非门的输出信号和第二2选1数据选择器的输出信号；所述第八与非门包括三个输入端，用于输第二或非门的输出信号、和b_n‑1；所述第九与非门包括三个输入端，用于输入第七与非门的输出信号、和b_n‑1；所述第三2选1数据选择器包括两个数据输入端和一个选择控制信号输入端，两个数据输入端用于输入第八与非门的输出信号和第九与非门的输出信号，选择控制信号输入端用于输入a₁；所述第四2选1数据选择器包括两个数据输入端和一个选择控制信号输入端，两个数据输入端用于输入第二与门的输出信号和第三2选1数据选择器的输出信号，选择控制信号输入端用于输入S₀；所述第十与非门包括两个输入端，用于输入S₀和第三2选1数据选择器的输出信号；所述第五2选1数据选择器输入端包括两个数据输入端和一个选择控制信号输入端，两个数据输入端用于输入低电平0和第三2选1数据选择器的输出信号，选择控制信号输入端用于输入S₀；所述第四2选1数据选择器的输出信号为部分积阵列的第一行部分积的三个补偿位的最低位，即H₀；所述第五2选1数据选择器的输出信号为部分积阵列的第一行部分积的三个补偿位的中间位，即H₁；所述第十与非门的的输出信号为部分积阵列的第一行部分积的三个补偿位的最高位，即H₂；其公式分别如下式所示：通过改进部分积阵列电路结构使得编码乘法器进行修正Booth编码的同时产生的部分积阵列减少了一行符号位纠错字。