[发明专利]一种基于改进部分积阵列的修正Booth编码乘法器

说明书

本发明提出了一种用于改进部分积阵列数目的修正Booth乘法器的电路结构。该电路结构针对修正Booth编码产生的部分积，将额外的一行纠错字与第一行和最后一行部分积相加运算，以最短的路径传递到最高位，消除了额外的一行纠错字，减少了一级部分积压缩，有效地提高了乘法器速度。

技术领域

本发明属于数字集成电路领域,尤其涉及一种高速并行乘法器的设计。

背景技术

自20世纪，晶体三极管发明创造以来，微电子集成电路行业一直遵循摩尔定律以飞速发展。到21世纪，信息产业已成为衡量国家自主创新实力和综合实力的标准。当集成电路的工艺逐渐成熟，深亚微米的工艺水平越来越高，如何实现尺寸更小，速度更快，功耗更低的微型处理器成为了研究学者的研究目标和研究方向。

乘法器作为数字信号处理、滤波器、处理器等器件中的非常重要运算部件，对处理器处理数据、图像、语音等起着重要的作用。乘法器经常主宰系统的性能和功耗，提高处理器的性能并降低系统的功耗是多媒体和数字信号处理(DSP)研究设计中最重要的设计挑战。高性能的微处理器通常结构复杂，其累加运算的实现速度决定其信号处理的速度。因此，设计高性能的乘法器算法能在硬件电路中实现高效高性能的处理速度。

在普通的n位乘法运算中，部分积由每一位乘数与被乘数相乘所得，这种简单的乘法方式会产生n行部分积，随着位数n的增加,乘法器的延时和面积也随之增加。因此，研究如何减少部分积的数目和加快部分积的产生速度对优化乘法器的性能有着重要的意义。Booth所提出的Booth编码思想开启了乘法器部分积阵列产生模块研究史的新纪元。而O.L.Mcsorley在基于原有Booth编码思想上提出了修正Booth编码算法(又称为基-4Booth编码)，该算法能将一个n位的权2字长的(n＝2ⁱ)并行乘法器的部分积的数目减少到原有部分积的一半,同时增加了一行额外的纠错字。修正Booth编解码电路不复杂且对乘法运算电路的速度和复杂度改进非常明显，因此被用于高速乘法器的部分积产生电路的设计。在修正Booth编码乘法器中，修正Booth编解码电路所占的面积约为三分之一。因此修正Booth编解码电路对乘法器的性能有着显著的影响，对修正Booth编解码器电路的进一步研究十分必要。

在部分积阵列产生电路中，操作数通过修正Booth编码后能减少近一半的部分积数目，以16位的乘法器为例，部分积产生模块共产生8个部分积和一行额外的纠错字。修正Booth编码运算当进行负号运算例如-A、-2A时，被乘数需要取反加一。取反可以在修正Booth编解码电路中完成，而加一操作放到下一行部分积的尾端，而第8行部分积产生额外一行纠错字，因此在部分积压缩的操作中会增加一级压缩。

发明内容

本发明针对Booth乘法器的部分积阵列，提出了基于改进部分积阵列的修正Booth编码乘法器。改进的部分积阵列电路结构与普通的部分积阵列电路结构相比减少了额外的一行符号位纠错字,可以减少一级部分积的压缩达到降低乘法器延时的效果。

本发明的技术方案是：一种基于改进部分积阵列的修正Booth编码乘法器，包括修正Booth编码乘法器阵列电路结构和改进部分积阵列电路结构；设被乘数A＝a_n-1……a₀，乘数B＝b_n-1……b₀，S₀为第一行部分积的符号位，n为被乘数和乘数的位数；