[发明专利]数据处理装置有效
| 申请号： | 201510564972.8 | 申请日： | 2015-09-08 |
| 公开（公告）号： | CN105406874B | 公开（公告）日： | 2021-03-19 |
| 发明（设计）人： | 一仓宏嘉;原山国广;长谷川秀明 | 申请（专利权）人： | 拉碧斯半导体株式会社 |
| 主分类号： | H03M9/00 | 分类号： | H03M9/00 |
| 代理公司： | 中国专利代理(香港)有限公司 72001 | 代理人： | 秦琳;张懿 |
| 地址： | 日本神奈*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明涉及数据处理装置。提供能够抑制时钟嵌入方式的数据处理中的时滞的发生的数据处理装置。当接收到由包含时钟位的多个位的串行数据块的序列构成的串行数据时，第一导入部和第二导入部按照每1位交替地导入数据。时钟判定部判定在哪一个数据中包含时钟。第一串并变换部进行包含时钟的数据的串并变换，第二串并变换部进行不包含时钟的数据的串并变换。合成部将第一串并变换部变换的数据与第二串并变换部变换的数据合成并输出。 | ||
| 搜索关键词： | 数据处理 装置 | ||
【主权项】：
一种数据处理装置，其特征在于，具备：输入部，受理由包含时钟位的N位的串行数据块的序列构成的串行数据，其中，N为2以上的自然数；第一导入部，从所述串行数据块的每一个导入K位的数据，得到其来作为第一导入数据，其中，K<N并且为自然数；第二导入部，从所述串行数据块的每一个导入L位的数据，得到其来作为第二导入数据，其中，L=N–K；时钟判定部，判定在所述第一导入数据和所述第二导入数据的哪一个中包含所述时钟位；第一串并变换部，基于所述时钟判定部的判定结果，对所述第一导入数据和所述第二导入数据之中的包含所述时钟位的一方进行串并变换来得到第一并行数据；第二串并变换部，基于所述时钟判定部的判定结果，对所述第一导入数据和所述第二导入数据之中的不包含所述时钟位的一方进行串并变换来得到第二并行数据；以及合成部，将所述第一并行数据与所述第二并行数据合成，输出N位的并行数据。
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