[发明专利]一种超大面阵CMOS相机多路高速信号的同步时钟系统

摘要

一种超大面阵CMOS相机多路高速信号的同步时钟系统，包括工作晶振、参考晶振、T个压控晶振、可编程逻辑器件FPGA、T个带锁相环功能的时钟管理芯片、T个环路滤波器，T为正整数，每一个时钟管理芯片与一个参考晶振、压控晶振构、环路滤波器构成一个锁相环；对于每一个锁相环，根据输入的分频控制量，对压控晶振的输出频率进行分频，产生R+1路数据同步时钟。本发明系统采用一个参考晶振输出同源参考频率，这样可以输出T*R路相位一致的同步时钟，解决多路信号的时钟同步问题；同时，采用时钟管理芯片为FPGA提供工作时钟并用对应的时钟处理相应的图像数据，可以保证FPGA的输出时钟和数据相位的完全同步。

主权项

一种超大面阵CMOS相机多路高速信号的同步时钟系统，其特征在于：包括工作晶振、参考晶振、T个压控晶振、可编程逻辑器件FPGA、T个带锁相环功能的时钟管理芯片、T个环路滤波器，T为正整数，其中：工作晶振：为可编程逻辑器件FPGA提供工作时钟；可编程逻辑器件FPGA：以工作晶振的工作时钟为基准，从CMOS图像传感器接收T*R路图像数据，R为正整数，同时产生T个分频控制量PT并分别送至T个时钟管理芯片，每一个分频控制量PT对应一个时钟管理芯片；从T个时钟管理芯片获取T路数据同步时钟，利用每一路数据同步时钟将接收到图像数据中的R路输出给外部的与该路数据同步时钟对应的R个数传芯片，每一路图像数据对应一个数传芯片；时钟管理芯片：共有T个，每一个时钟管理芯片与一个参考晶振、压控晶振、环路滤波器构成一个锁相环；对于每一个锁相环，根据输入的分频控制量PT，对压控晶振的输出频率进行PT分频，产生R+1路数据同步时钟，其中R路数据同步时钟分别送至与该时钟管理芯片对应的外部R个数传芯片，剩余的一路数据同步时钟送至可编程逻辑器件FPGA；参考晶振：为T个时钟管理芯片产生同源的参考时钟；压控晶振：共有T个，根据对应的时钟管理芯片输出的电荷泵信号产生相应相位的时钟信号，并反馈至时钟管理芯片；环路滤波器：共有T个，滤除所述电荷泵信号的高频部分，滤波之后的电压信号控制压控晶振的振荡频率。