[实用新型]一种基于FPGA专用逻辑资源实现TDC的装置有效
| 申请号： | 201420551008.2 | 申请日： | 2014-09-24 |
| 公开（公告）号： | CN204129472U | 公开（公告）日： | 2015-01-28 |
| 发明（设计）人： | 王毅;孙德晖 | 申请（专利权）人： | 江苏赛诺格兰医疗科技有限公司 |
| 主分类号： | G05B19/042 | 分类号： | G05B19/042 |
| 代理公司： | 扬州市锦江专利事务所 32106 | 代理人： | 江平 |
| 地址： | 225200 江苏*** | 国省代码： | 江苏;32 |
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| 摘要： | 一种基于FPGA专用逻辑资源实现TDC的装置，涉及物理信号事件发生时刻测量的实现技术领域，第一比特位串并转换用基本逻辑单元和I/O延迟用基本逻辑单元分别连接在信号输入端上；第一比特位串并转换用基本逻辑单元的输出端连接在后续处理基本逻辑单元的一个输入端；I/O延迟用基本逻辑单元的输出端连接在第二比特位串并转换用基本逻辑单元的输入端，第二比特位串并转换用基本逻辑单元的输出端连接在后续处理基本逻辑单元的另一个输入端；I/O延迟自动校准用基本逻辑单元的输出端连接在I/O延迟用基本逻辑单元的控制端；后续处理基本逻辑单元设有时间戳输出端。本实用新型可以极大地提高在FPGA中实现TDC的设计效率。 | ||
| 搜索关键词： | 一种 基于 fpga 专用 逻辑 资源 实现 tdc 装置 | ||
【主权项】：
一种基于FPGA专用逻辑资源实现TDC的装置，其特征在于包括第一比特位串并转换用基本逻辑单元、第二比特位串并转换用基本逻辑单元、I/O延迟用基本逻辑单元、I/O延迟自动校准用基本逻辑单元和后续处理基本逻辑单元；第一比特位串并转换用基本逻辑单元和I/O延迟用基本逻辑单元分别连接在信号输入端上；第一比特位串并转换用基本逻辑单元的输出端连接在后续处理基本逻辑单元的一个输入端；I/O延迟用基本逻辑单元的输出端连接在第二比特位串并转换用基本逻辑单元的输入端，第二比特位串并转换用基本逻辑单元的输出端连接在后续处理基本逻辑单元的另一个输入端；I/O延迟自动校准用基本逻辑单元的输出端连接在I/O延迟用基本逻辑单元的控制端；后续处理基本逻辑单元设有时间戳输出端。
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