[实用新型]一种PROFIBUS-DPV1通信主站

摘要

一种PROFIBUS-DPV1通信主站，该通信主站包括项连接的板选逻辑控制器XC9536、电源模块、底板插槽、双口RAM、同步通讯接口Z85C30、RS485收发器、通信控制器ASPC2、总线收发器ALVC16245、嵌入式微处理器AM188ER、静态随机存储器SRAM和闪存FLASH 299EE040；电源模块接通外部电源后，通信主站通电后，嵌入式微处理器AM188ER从闪存FLASH 299EE040中将启动信息读入到静态随机存储器SRAM，然后静态随机存储器SRAM根据读入的信息进行工作；通信主站和外部的数据交互通过底板插槽的并行数据总线完成；本实用新型结构简单，数据传输和处理速度快、效率高，同时具有高安全性和可靠性。

主权项

一种PROFIBUS‑DPV1通信主站，其特征在于：包括板选逻辑控制器XC9536(1)、电源模块(2)、底板插槽(3)、双口RAM(4)、同步通讯接口Z85C30(5)、RS485收发器(6)、通信控制器ASPC2(7)、总线收发器ALVC16245(8)、嵌入式微处理器AM188ER(9)、静态随机存储器SRAM(10)和闪存FLASH 299EE040(11)，所述PROFIBUS‑DPV1通信主站通过底板插槽(3)向外部提供RS485总线接口，通过同步通讯接口Z85C30(5)对外提供同步通信接口，通过双口RAM(4)对外部提供并行的数据接口，PROFIBUS‑DPV1通信主站和外部的数据交互通过底板插槽(3)的并行数据总线完成；所述静态随机存储器SRAM(10)的地址线A0到A18分别连接嵌入式微处理器AM188ER(9)对应的地址线A0到A18，其中A0接A0,A1接A1，依次A18接A18；静态随机存储器SRAM(10)的数据线D0到D7分别连接嵌入式微处理器AM188ER(9)对应的数据线AD0到AD7，连接次序是D0接AD0,D1接AD1,依次D7接AD7；静态随机存储器SRAM(10)的/CE信号线连接板选逻辑控制器XC9536(1)的/LCS‑E信号线；所述闪存FLASH 299EE040(11)的地址线A0到A18分别连接嵌入式微处理器AM188ER(9)对应的地址线A0到A18，其中A0接A0,A1接A1，依次A18接A18；闪存FLASH 299EE040(11)的数据线D0到D7分别连接嵌入式微处理器AM188ER(9)对应的数据线AD0到AD7,连接次序是D0接AD0,D1接AD1,依次D7接AD7；闪存FLASH 299EE040(11)的片选信号/CE连接板选逻辑控制器XC9536(1)的/UCS信号线，闪存FLASH 299EE040(11)的的输出使能线/OE和写使能信号线/WE分别连接板选逻辑控制器XC9536(1)的输出使能线/RD和写使能信号线/WR；板选逻辑控制器XC9536(1)的信号线/UCS、/RD和/WR分别与嵌入式微处理器AM188ER(9)的信号线/UCS‑A、/RD‑A和/WR‑A相连接；同步通讯接口Z85C30(5)的数据线D0到D7分别与嵌入式微处理器AM188ER(9)的数据线AD0到AD7依序相连接；所述RS485收发器(6)的引脚RTX、引脚DTX和引脚DE分别连接通信控制器ASPC2(7)的引脚RXD、引脚TXD和引脚RTS，RS485收发器(6)的信号线VSS1和/RE连接电源模块(2)的地线GND，RS485收发器(6)的A线和B线分别连接底板插槽(3)的485通讯线的BUSA线和BUSB线；所述通信控制器ASPC2(7)的数据线DB0到DB7分别连接嵌入式微处理器AM188ER(9)的数据线AD0到AD7，连接次序是DB0接AD0，DB1接AD1，DB2接AD2，依次DB7连接AD7；通信控制器ASPC2(7)的信号线XRD和信号线HOLD分别与总线收发器ALVC16245(8)的信号线ARST和信号线HOLD0连接；双口RAM(4)的引脚DOL到D7L分别连接嵌入式微处理器AM188ER(9)的数据线AD0到AD7,连接次序是D0L接AD0，D1L接AD1,依次D7L接AD7；双口RAM(4)的引脚D0R到D7R分别连接底板插槽(3)的对应数据线D0到D7，连接次序是D0R接D0，D1R接D1,依次D7R接D7；双口RAM(4)的地址线A0L到A13L分别连接嵌入式微处理器AM188ER(9)的地址线A0到A13，连接次序是A0L接入A1，A1L接入A1，依次A13L接A13；双口RAM(4)的地址线A0R到A13R分别连接底板插槽(3)的地址线0到地址线13，连接次序是A0R接0,A1R接1，依次A13R接13；双口RAM(4)的引脚/INTL、/WRL、/OEL和/CEL分别连接嵌入式微处理器AM188ER(9)的信号线/INTL‑A、DPLWE、DPLOE和CEL；双口RAM(4)的引脚/INTR、/BSYR和/WRR分别连接底板插槽(3)的信号线/INTRA、/BSYR‑A和/CER‑A，总线收发器ALVC16245(8)通过控制线S4连接嵌入式微处理器AM188ER(9)。