[发明专利]一种通过CPLD扩展FPGA的IO口的方法

摘要

本发明涉及逻辑设计领域，特别涉及一种FPGA应用领域，具体指一种通过CPLD扩展FPGA的IO口的方法。本发明包含FPGA以及CPLD，其中FPGA通过数据线与CPLD相连；FPGA的每一路E1告警输出信号通过数据线以串行数据方式输出到CPLD寄存器中，经过CPLD的信号分离后，分别输出到CPLD对应的输出端口，这样极大的扩展了FPGA的输出端口；所述CPLD还与拨码开关连接，通过CPLD将拨码开关信息输入到FPGA中，相当于扩展了FPGA的输入端口；本发明方法使FPGA的IO端口得到了极大的扩展，具有广泛的应用前景。

主权项

一种通过CPLD扩展FPGA的IO口的方法，其特征在于，包括FPGA以及CPLD，其中FPGA通过数据线与CPLD相连；FPGA的每一路E1告警输出信号通过数据线以串行数据方式输出到CPLD寄存器中，经过CPLD的信号分离后，分别输出到CPLD对应的输出端口；所述CPLD还连接拨码开关，通过所述拨码开关将拨码信息输入到FPGA中；其中，所述告警输出信号包括LOS信号告警、LOF帧丢失告警、AIS告警以及CRC告警；上述CPLD LOS信号告警、LOF帧丢失告警、AIS告警以及CRC告警输出端口，对应连接有显示告警信号的LED灯；每路E1的LOS和AIS共用一个CPLD的IO输出口；每路E1的LOF和CRC共用一个CPLD的IO输出口；FPGA通过COMM_DO向CPLD寄存器发送扩展IO告警信息；FPGA通过COMM_DI从CPLD读取拨码状态信息；拨码状态信息中包括MII外侧环回使能控制、E1外侧环回使能控制、本地E1与对端E1告警指示选择以及告警指示选择信息；CPLD经过COMM_DI输入到FPGA的拨码状态信息中，定义MII外侧环回使能控制：M/S_SET在高电平使能，低电平禁止；定义E1外侧环回使能控制：E1LOOP在高电平使能，低电平禁止；定义本地E1或者对端E1告警指示选择：RE_LOLED在低电平选本地，高电平选对端；定义告警指示选择：ALARMSEL在低电平显示LOS和LOF，高电平显示AIS和CRC。