[发明专利]一种FPGA实现中时钟歪斜的快速修复方法

摘要

本发明公开了一种FPGA实现中时钟歪斜的快速修复方法，它涉及高速超大规模集成电路的FPGA设计领域。该方法最大程度上减少了两个时钟之间的歪斜，有效的解决了时序违反问题。该方法通过手动插入时钟延迟链、将时钟模块锁定在指定区域以及手动给时钟分配全局缓冲器等手段，精确控制主时钟和分频时钟的相对时延，从而达到减少两个时钟之间的歪斜的目的。本发明可以应用于所有基于FPGA实现的高速超大规模数字集成电路设计。

主权项

一种FPGA实现中时钟歪斜的快速修复方法，其特征在于包括以下步骤：S1：对FPGA设计源码进行逻辑综合以及布局布线，得到初始的布局布线图；S2：对初始的布局布线图进行时序分析得到初始的时序报告，查看初始的时序报告的内容来判断时序是否收敛；若时序收敛，则完成时钟歪斜修复；若时序不收敛，则执行步骤S3；S3：在主时钟路径中插入延迟链；S4：将FPGA设计中不用修改的模块设置为隔离模块，再次进行逻辑综合以及布局布线，得到新的布局布线图；S5：对新的布局布线图进行时序分析得到新的时序报告，查看新的时序报告的内容来判断时序是否收敛；若时序收敛，完成时钟歪斜修复；若时序仍旧不收敛，分析主时钟网络与分频时钟网络的延迟差，转到步骤S3；其中，所述步骤S3中，在主时钟路径插入延迟链具体为：首先在主时钟路径上插入由多个普通缓冲器组成的延迟链来调整主时钟的延迟时间，并在延迟链之后插入一个全局缓冲器；然后通过逻辑锁定功能将时钟模块锁定在FPGA中被布局布线的设定区域，并手动给时钟分配全局缓冲器。