[发明专利]基于数据冗余检错机制的AES加/解密电路

摘要

本发明公开了一种基于数据冗余检错机制的AES加/解密电路，用于抵御错误注入攻击或用于提高在极端应用环境中的电路可靠性。电路包括AES加/解密单元和比较器两部分，AES加/解密单元用于AES加/解密运算，AES加/解密单元在数据处理过程中采用数据冗余处理技术，由相邻的两级轮变换单元对每组数据进行两次相同的运算，检测单元中的比较器对两次运算结果进行比较，如果运算结果相同则AES加/解密单元工作正常，如果不相同，则AES加/解密单元发生错误。与传统的结构冗余检错机制相比，采用数据冗余检错机制能够极大减少电路面积。

主权项

一种基于数据冗余检错机制的AES加/解密电路，包括AES加/解密单元和比较器，以及数据输入端口、检测输出端口和数据输出端口，其特征在于：AES加/解密单元的输入端与数据输入端口相连接，AES加/解密单元有两个输出端，其中第一输出端与比较器的一个输入端相连接，第二输出端与比较器的另一个输入端以及数据输出端口相连接，比较器的输出端与检测输出端口相连接；所述AES加/解密单元在数据处理过程中采用数据冗余处理技术，由相邻的两级轮变换单元对每组数据进行两次相同的运算；AES加/解密运算完成之后，两次运算的最终结果分别从第一输出端和第二输出端输出；所述比较器在AES加/解密运算完成之后，对AES加/解密单元的第一输出端和第二输出端输出的数据进行比较，如果运算结果相同则AES加/解密单元工作正常，如果不相同，则AES加/解密单元发生错误；比较结果从检测输出端口输出，同时AES加/解密运算结果从数据输出端口输出。