[发明专利]基于数据冗余检错机制的AES加/解密电路

权利要求书

1.一种基于数据冗余检错机制的AES加/解密电路，包括AES加/解密单元和比较器，以及数据输入端口、检测输出端口和数据输出端口，其特征在于：

AES加/解密单元的输入端与数据输入端口相连接，AES加/解密单元有两个输出端，其中第一输出端与比较器的一个输入端相连接，第二输出端与比较器的另一个输入端以及数据输出端口相连接，比较器的输出端与检测输出端口相连接；

所述AES加/解密单元在数据处理过程中采用数据冗余处理技术，由相邻的两级轮变换单元对每组数据进行两次相同的运算；AES加/解密运算完成之后，两次运算的最终结果分别从第一输出端和第二输出端输出；

所述比较器在AES加/解密运算完成之后，对AES加/解密单元的第一输出端和第二输出端输出的数据进行比较，如果运算结果相同则AES加/解密单元工作正常，如果不相同，则AES加/解密单元发生错误；比较结果从检测输出端口输出，同时AES加/解密运算结果从数据输出端口输出。

2.根据权利要求1所述的AES加/解密电路，其特征在于：所述AES加/解密单元为全展开结构，由N_r+2个轮变换单元和一个二选一选择器构成，其中N_r为AES标准所规定的轮变换运算数量；

所述数据输入端口分别与选择器的一个输入端、第一轮变换单元的输入端相连接，第一轮变换单元的输出端与选择器的另一个输入端相连接，选择器的输出端与第二轮变换单元的输入端相连接；第i轮变换单元的输入端与第i-1轮变换单元的输出端相连接，第i轮变换单元的输出端与第i+1轮变换单元的输入端相连接，其中3≤i≤N_r+1；第N_r+1轮变换单元的输出端作为AES加/解密单元的第一输出端与比较器的一个输入端相连接；第N_r+2轮变换单元的输出端作为AES加/解密单元的第二输出端分别与比较器的另一个输入端以及数据输出端口相连接；各轮变换单元之间采用流水线数据处理方式，AES加/解密单元每两个时钟周期从数据输入端口输入一组数据；

所述第一轮变换单元用于实现密钥加运算功能；第二轮变换单元为可重构轮变换单元，用于实现密钥加运算功能和轮变换运算功能；第k轮变换单元用于实现轮变换运算功能，其中3≤k≤N_r；第N_r+1轮变换单元为可重构轮变换单元，用于实现轮变换运算功能和末轮轮变换运算功能；第N_r+2轮变换单元用于实现末轮轮变换运算功能。

3.根据权利要求2所述的AES加/解密电路，其特征在于：所述第一轮变换单元由密钥加运算单元构成；其中密钥加运算单元的输入、输出端分别与数据输入、输出端连接。

4.根据权利要求2所述的AES加/解密电路，其特征在于：所述第二轮变换单元由字节替换/逆字节替换运算单元、行移位/逆行移位运算单元、列混合/逆列混合运算单元、密钥加运算单元和二选一选择器构成；其中，数据输入端分别与字节替换/逆字节替换运算单元的输入端、二选一选择器的一个输入端相连接，字节替换/逆字节替换运算单元的输出端与行移位/逆行移位运算单元的输入端相连接；行移位/逆行移位运算单元的输出端与列混合/逆列混合运算单元的输入端相连接；列混合/逆列混合运算单元的输出端与二选一选择器的另一个输入端相连接；二选一选择器的输出端与密钥加运算单元的输入端相连接；密钥加运算单元的输出端与数据输出端相连接；通过二选一选择器对数据通路的选择，第二轮变换单元分别实现密钥加运算功能和轮变换运算功能。

5.根据权利要求2所述的AES加/解密电路，其特征在于：所述第k轮变换单元用于实现轮变换运算功能，由依次连接的字节替换/逆字节替换运算单元、行移位/逆行移位运算单元、列混合/逆列混合运算单元和密钥加运算单元构成；其中，字节替换/逆字节替换运算单元的输入端与数据输入端相连接，密钥加运算单元输出端与数据输出端相连接。