[发明专利]一种信号逻辑控制器的输入输出装置及信号逻辑控制器

摘要

本发明公开了一种信号逻辑控制器的输入输出装置及信号逻辑控制器，所述输入输出装置包括：输入装置和/或输出装置；所述输入装置包括N个级联的输入模块；所述输出装置包括M个级联的输出模块；每一输入模块均包括两个结构相同的输入子模块；所述输入子模块包括：差分接收器Ⅰ；差分驱动器Ⅰ；差分接收器Ⅱ；移位寄存器Ⅰ和移位寄存器Ⅱ；每一输出模块均包括两个结构相同的输出子模块；所述输出子模块包括：差分接收器Ⅲ；差分驱动器Ⅲ；差分接收器Ⅳ；移位寄存器Ⅲ和移位寄存器Ⅳ；本发明便于信号逻辑控制器可以根据被控设备的实际IO需要进行级联结构的扩展和模块化设置，占用中央处理器的引脚资源少，能够方便地满足被控设备对IO资源的使用需求。

主权项

一种信号逻辑控制器的输入输出装置，所述信号逻辑控制器包括中央处理器，且与具有输入端口和输出端口的被控设备相连接，其特征在于包括：输入装置和输出装置；所述输入装置一端连接被控设备输出端口，另一端连接中央处理器；所述输出装置一端连接中央处理器，另一端连接被控设备输入端口；所述输入装置包括N个级联的输入模块，其中N为整数；所述输出装置包括M个级联的输出模块，其中M为整数；每一输入模块均包括两个结构相同的输入子模块；所述输入子模块包括：用于接收差分控制信号并将所述差分控制信号转换为单端控制信号的差分接收器Ⅰ；连接差分接收器Ⅰ，用于将差分接收器Ⅰ输出的单端控制信号转换为差分控制信号的差分驱动器Ⅰ；用于接收差分数据信号并将所述差分数据信号转换为单端数据信号的差分接收器Ⅱ；并行输入端与被控设备输出端口相连接的移位寄存器Ⅰ和移位寄存器Ⅱ；所述移位寄存器Ⅰ和移位寄存器Ⅱ的并入串入控制端和时钟输入端与所述差分接收器Ⅰ的输出端相连接；所述移位寄存器Ⅰ的串行输入端连接所述差分接收器Ⅱ的输出端；所述移位寄存器Ⅱ的串行输入端连接所述移位寄存器Ⅰ的串行输出端；所述移位寄存器Ⅱ的串行输出端连接差分驱动器Ⅱ；用于接收单端数据信号并将所述单端数据信号转换为差分数据信号的差分驱动器Ⅱ；每一输出模块均包括两个结构相同的输出子模块；所述输出子模块包括：用于接收差分控制信号并将所述差分控制信号转换为单端控制信号的差分接收器Ⅲ；连接差分接收器Ⅲ，用于将差分接收器Ⅲ输出的单端控制信号转换为差分控制信号的差分驱动器Ⅲ；用于接收差分数据信号并将所述差分数据信号转换为单端数据信号的差分接收器Ⅳ；并行输出端与被控设备输入端口相连接的移位寄存器Ⅲ和移位寄存器Ⅳ；所述移位寄存器Ⅲ和移位寄存器Ⅳ的并出串出控制端和时钟输入端与所述差分接收器Ⅲ的输出端相连接；所述移位寄存器Ⅲ的串行输入端连接所述差分接收器Ⅳ的输出端；所述移位寄存器Ⅳ的串行输入端连接所述移位寄存器Ⅲ的串行输出端；所述移位寄存器Ⅳ的串行输出端连接差分驱动器Ⅳ；用于接收单端数据信号并将所述单端数据信号转换为差分数据信号的差分驱动器Ⅳ；第N级的输入子模块包括的差分接收器Ⅰ的输入端连接所述中央处理器，其余N‑1级的输入子模块包括的差分接收器Ⅰ的输入端依次连接下一级输入子模块包括的差分驱动器Ⅰ的输出端；第一级的输入子模块包括的差分接收器Ⅱ的输入端悬空，其余N‑1级的输入子模块包括的差分接收器Ⅱ的输入端依次连接上一级输入子模块包括的差分驱动器Ⅱ的输出端，第N级的输入子模块包括的差分驱动器Ⅱ的输出端连接所述中央处理器；第一级的输出子模块包括的差分接收器Ⅲ的输入端连接所述中央处理器，其余M‑1级的输出子模块包括的差分接收器Ⅲ的输入端依次连接上一级输出子模块包括的差分驱动器Ⅲ的输出端；第一级的输出子模块包括的差分接收器Ⅳ的输入端连接所述中央处理器，其余M‑1级的输出子模块包括的差分接收器Ⅳ的输入端依次连接上一级输出子模块包括的差分驱动器Ⅳ的输出端，第M级的输出子模块包括的差分驱动器Ⅳ的输出端悬空。