[发明专利]一种分布式控制系统的时钟同步方法无效
| 申请号： | 201410221417.0 | 申请日： | 2014-05-23 |
| 公开（公告）号： | CN103995471A | 公开（公告）日： | 2014-08-20 |
| 发明（设计）人： | 周柔刚;周云飞;涂骁;刘广斗;纪善昌;汪松;严思杰 | 申请（专利权）人： | 华中科技大学 |
| 主分类号： | G05B15/02 | 分类号： | G05B15/02 |
| 代理公司： | 华中科技大学专利中心 42201 | 代理人： | 梁鹏 |
| 地址： | 430074 湖北*** | 国省代码： | 湖北;42 |
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| 摘要： | 本发明公开了一种分布式控制系统的时钟同步方法，主系统的FPGA每隔一个伺服周期发出一个脉冲信号，一路输出到主系统的CPU并触发主系统的CPU进行新的伺服周期运算，另一路通过主系统的输出端口电路、同步信号线传送至各辅系统，同步触发各辅系统的CPU开始新的伺服周期运算。本发明公开的分布式控制系统的时钟同步方法，通过主系统周期发送的同步脉冲信号作为整个系统的时钟基准，保证各个子系统的伺服周期开始时间一致，同步差异仅为同步信号在导线间传输延时差异，因而能够达到纳秒级同步精度，特别适用于大型复杂、同步精度要求高的分布式控制系统。 | ||
| 搜索关键词： | 一种 分布式 控制系统 时钟 同步 方法 | ||
【主权项】：
一种分布式控制系统的时钟同步方法，包括主系统和n个辅系统，所述主系统和每个辅系统包括CPU、FPGA，其特征在于：所述主系统还包括输出端口电路，所述辅系统还包括接收端口电路，所述主系统的FPGA每隔一个伺服周期发出一个脉冲信号，所述脉冲信号一路输出到主系统的CPU并触发主系统的CPU进行新的伺服周期运算，所述脉冲信号的另一路通过主系统的输出端口电路、同步信号线传送至各辅系统，再经过各辅系统的接收端口电路、FPGA，输出至各辅系统的CPU并触发各辅系统的CPU开始新的伺服周期运算。
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