[发明专利]多核处理器及其并行重放方法有效
| 申请号： | 201410215006.0 | 申请日： | 2014-05-21 |
| 公开（公告）号： | CN103970512A | 公开（公告）日： | 2014-08-06 |
| 发明（设计）人： | 李磊;陈云霁;尹夕振 | 申请（专利权）人： | 龙芯中科技术有限公司 |
| 主分类号： | G06F9/38 | 分类号： | G06F9/38 |
| 代理公司： | 北京同立钧成知识产权代理有限公司 11205 | 代理人： | 刘芳 |
| 地址： | 100095 北京市海淀*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提供一种多核处理器及其并行重放方法，多核处理器包括多个处理器核、记录分析逻辑和读取缓存逻辑；多个处理器核分别与记录分析逻辑、读取缓存逻辑相耦合，其中，记录分析逻辑，用于在初次并行执行程序的过程中，记录每个处理器核执行访存操作的时间序信息和执行序信息，时间序信息包括处理器核每个时间段执行访存指令的数目，执行序信息包括处理器核之间的冲突操作的执行顺序；读取缓存逻辑，用于将时间序信息和执行序信息发送给对应的处理器核，以使得每个处理器核根据对应的时间序信息和执行序信息对程序进行并行重放，本发明的技术方案，可以使得重放执行可以并行执行，从而获得了由并行处理带来的性能提升，保证了确定性重放的性能。 | ||
| 搜索关键词： | 多核 处理器 及其 并行 重放 方法 | ||
【主权项】：
一种多核处理器，其特征在于，包括多个处理器核、记录分析逻辑和读取缓存逻辑；所述多个处理器核分别与所述记录分析逻辑、读取缓存逻辑相耦合，其中所述记录分析逻辑，用于在初次并行执行程序的过程中，记录每个处理器核执行访存操作的时间序信息和执行序信息，所述时间序信息包括处理器核每个时间段执行访存指令的数目，所述执行序信息包括处理器核之间的冲突操作的执行顺序；所述读取缓存逻辑，用于将所述时间序信息和所述执行序信息发送给对应的处理器核，以使得所述每个处理器核根据对应的时间序信息和执行序信息对所述程序进行并行重放。
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