[发明专利]输入位宽可伸缩的编码/编解码存储系统

摘要

本发明提供了一种输入位宽可伸缩的编码/编解码存储系统。该编码存储系统包括读写控制电路、存储器、编码电路、数据缓存器、级联的一级地址缓存器和二级地址缓存器、级联的一级写使能缓存器和二级写使能缓存器和控制电路。该编码存储系统使用缓存编解码机制，实现了存储阵列和缓存器之间的交互存储，在外部提供的需写入数据的位宽不足存储器要求的位宽，即编码数据一部分来自外部输入一部分来自存储阵列时，可以实现正确的编解码，且纠错能力在不同的位宽条件下相互一致，进行正常写入读出存储阵列的操作。

主权项

一种输入位宽可伸缩的编码存储系统，其特征在于，包括：读写控制电路，用于将外部输入待编码数据和外部输入写使能数据传输至存储器，其中，当n＜m时，该读写控制电路将n位的外部输入待编码数据信号增加若干位从而转换为m位的数据信号[m‑1:0]，并将其在读写控制电路第一端口输出；将n位的外部写使能信号转换为m位的写使能信号[m‑1:0]，并将其在读写控制电路第二端口输出，其中，m为最大编码位宽，n为实际输入的待编码数据位宽；存储器，其至少包括：存储阵列、存储器第一端口和存储器第二端口，其中，所述存储器第一端口用于完成存储器读写操作功能，包括：输入数据端口，连接至所述读写控制电路第一端口，用于接收所述数据信号[m‑1:0]；输入写使能端口，连接至所述读写控制电路第二端口，用于接收写使能信号[m‑1:0]，其中，由输入数据端口输入的数据信号[m‑1:0]被写入至存储器中存储阵列的预设位置；输出数据端口，用于从预设位置读取数据信号[m‑1:0]；编码电路(105)，其输入端口连接至存储器第一端口的输出数据端口，用于将所述数据信号[m‑1:0]编码，编码后的信号为[m+k‑1:0]，其采用编码机制的延时小于存储器的工作周期，k为校验位的位宽；数据缓存器(108)，其输入端连接至所述编码电路(105)的输出端；级联的一级地址缓存器(120)和二级地址缓存器(109)，其中，所述一级地址缓存器(120)的输入端连接至外部输入地址信号[i:0]；级联的一级写使能缓存器(122)和二级写使能缓存器(110)，其中，所述一级写使能缓存器(122)的输入端连接至外部输入写使能信号[n‑1:0]；控制电路(111)，其四输入端分别输入外部输入地址信号[i:0]、外部输入写使能信号[n‑1:0]、所述二级写使能缓存器(110)的输出、所述二级地址缓存器(109)的输出，用于避免所述存储器第一端口和存储器第二端口对同一地址进行写操作；所述存储器第二端口，用于将编码后的数据写入存储阵列，包括：输入数据端口，连接至数据缓存器的输出端；输入写使能端口，连接至所述控制电路(111)的输出端；输入地址信号，连接至二级地址缓存器(109)的输出端；其中，所述存储器第一端口、存储器第二端口、数据缓存器、一级地址缓存器、二级地址缓存器、一级写使能缓存器、二级写使能缓存器的输入时钟均连接至外界输入的时钟信号。