[发明专利]一种适合于FPGA实现的高速通信并行数字调制方法

摘要

本发明涉及一种适合于FPGA实现的高速通信并行数字调制方法，是通过将待传输的高速比特流串并转换为低速并行比特流，将所述低速并行比特流进行星座图符号映射，得到并行数据；然后对并行数据分别进行高速并行成型滤波，再进行并行数字上变频得到并行低中频调制信号；最后将并行低中频调制信号转换为模拟信号发送出去；本发明通过全并行技术设计了一套利于FPGA实现的高速调制方法，该方法具有硬件资源消耗小，易于FPGA流水线实现，可以突破器件速率限制，在较低的器件时钟频率下实现极高的数据调制等优点；通过在实际硬件平台上的测试表明，基于本调制构架，可以在156.25MHz的时钟频率下实现5Gbps的数据调制。

主权项

一种适合于FPGA实现的高速通信并行数字调制方法，其特征在于步骤如下：步骤一，首先将待传输的Rb(Gbps)码率比特流经过串并转换为N路Rb/N(GHz)的低速并行比特流，其中，N为M的倍数，M为正整数；步骤二，随后将所述低速并行比特流进行调制阶数为M的星座图符号映射，得到N/M路Rb/N(GHz)的并行I、Q数据，即同相和正交分量数据；步骤三，然后对I、Q数据分别进行K倍升采样的高速并行成型滤波，对高速并行成型滤波后的KN/M路Rb/N(GHz)的并行I、Q数据进行并行数字上变频得到并行低中频调制信号，其中，K为正整数；其中，设发送信息符号的I、Q分量分别为I(n)、Q(n)，载波频率为fc，ADC、DAC的采样率为fs，则数字正交上变频的数学表达式为：s(n)＝I(n)cos(2πfcn/fs)‑Q(n)sin(2πfcn/fs)其中，n为时间索引；相应的数字正交下变频表达式为：r(n)＝s(n)cos(2πfcn/fs)‑js(n)sin(2πfcn/fs)其中，j表示虚数单位；由此，设计的N路并行数控振荡器NCO表示为：Yk＝Xk·Ck其中，Xk、Yk、Ck定义如下：Xk＝[x(Nk),x(Nk+1),...,x(Nk+N‑1)]TCk＝[cos(2πfc(Nk)/fs),...,cos(2πfc(Nk+N‑1)/fs)]TYk＝[y(Nk),y(Nk+1),...,y(Nk+N‑1)]T其中，x(Nk)、x(Nk+1)、……、x(Nk+N‑1)表示各个输入时间序列；k表示时间索引；y(Nk)、y(Nk+1)、……、y(Nk+N‑1)表示各个输出时间序列；对于第i路而言，其NCO输出为：Cki=cos(2πfc(Nk+i)/fs)=cos(2πfcNk/fs+2πfci/fs)]]>即第i路NCO相当于频率为fc、采样率为fs/N、初相为2πfci/fs的低速NCO；其中i＝0，1，…，N‑1；由此即将高速NCO分解为了N路并行的低速NCO，其相互间相差为2πfc/fs；步骤四，最后将得到的并行低中频调制信号通过Rb*K/M(Gsps)高速数模转换芯片DAC转换为模拟信号发送出去。