[发明专利]用于在唤醒期间减少切换电力的具有保持触发器的非易失性逻辑阵列有效
| 申请号： | 201380046972.8 | 申请日： | 2013-09-10 |
| 公开（公告）号： | CN104620194B | 公开（公告）日： | 2018-01-12 |
| 发明（设计）人： | S·C·巴特玲;S·汉纳 | 申请（专利权）人： | 德克萨斯仪器股份有限公司 |
| 主分类号： | G06F1/32 | 分类号： | G06F1/32 |
| 代理公司： | 北京纪凯知识产权代理有限公司11245 | 代理人： | 赵蓉民 |
| 地址： | 美国德*** | 国省代码： | 暂无信息 |
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| 摘要： | 操作一种使用多个易失性存储元件(120)的处理设备(100)。多个易失性存储元件(120)中的数据被存储在多个非易失性逻辑元件阵列(110)中。多个易失性存储元件中的各个元件的主逻辑电路部分(221)由第一电源域(VDDL)供电，而多个易失性存储元件(120)中的各个元件的从级电路部分由第二电源域(VDDR)供电。在从多个非易失性逻辑元件阵列(110)向多个易失性存储元件(120)回写数据期间，断电第一电源域(VDDL)而维持第二电源域(VDDR)。在进一步的方法中，多个非易失性逻辑元件阵列(110)由第三电源域(VDDN)供电，所述第三电源域(VDDN)在处理设备的常规操作期间断电。 | ||
| 搜索关键词： | 用于 唤醒 期间 减少 切换 电力 具有 保持 触发器 非易失性 逻辑 阵列 | ||
【主权项】：
一种计算设备装置，其提供基于非易失性逻辑的计算，该装置包括：多个非易失性逻辑元件阵列；多个易失性存储元件，其包括保持触发器电路；至少一个非易失性逻辑控制器，其被配置为控制所述多个非易失性逻辑元件阵列，以存储由所述多个易失性存储元件表示的机器状态，并将存储的机器状态从所述多个非易失性逻辑元件阵列读出到所述多个易失性存储元件；其中，各保持触发器电路包括由第一电源域供电的主逻辑电路部分和由第二电源域供电的从级电路部分；其中，在从所述多个非易失性逻辑元件阵列向所述多个易失性存储元件回写数据期间，所述第一电源域被配置为断电而所述第二电源域有效；其中所述多个非易失性逻辑元件被配置为由第三电源域供电；其中所述第三电源域被配置为在所述计算设备装置的常规操作期间断电。
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