[发明专利]基于可逆逻辑的4位阵列乘法器

摘要

发明公开了一种基于可逆逻辑的4位阵列乘法器，该乘法器由一个基于可逆逻辑的部分积产生模块与三个基于可逆逻辑的4位进位跳跃加法器分层级联而成，所述乘法器输入端口输入两组4位二进制数，经过所述部分积产生模块计算并输出16个部分积P30-P00、P01-P31、P32-P02、P33-P03，其中P00为最低位计算结果P0，将除P00之外的其它15个部分积分别输入所对应的错位级联的三个所述4位进位跳跃加法器中，逐级计算可得结果P7-P1，P7-P0即为该基于可逆逻辑的4位阵列乘法器输出的计算结果。显著效果是：本发明在设计过程中均遵从可逆逻辑设计原则，在保证器件运算功能的前提条件下，能够大幅度减少电路延时，减少能量损耗。

主权项

一种基于可逆逻辑的4位阵列乘法器，其特征在于：由一个基于可逆逻辑的部分积产生模块与三个基于可逆逻辑的4位进位跳跃加法器分层级联而成，其量子代价为329；所述部分积产生模块的输入端用于输入两组4位二进制数a3a2a1a0和b3b2b1b0，该部分积产生模块的输出端依次输出有16个部分积P33P23P13P03、P32P22P12P02、P31P21P11P01、P30P20P10P00，其中P00作为最低位计算结果P0；将P30P20P10补充一个0后与P31P21P11P01分别对应送入第一进位跳跃加法器的A3A2A1A0和B3B2B1B0输入端，该第一进位跳跃加法器输出有Co4S3S2S1S0，第一进位跳跃加法器输出的Co4作为计算结果P1，第一进位跳跃加法器输出的S3S2S1S0和所述部分积产生模块输出的P32P22P12P02分别对应送入第二进位跳跃加法器的A3A2A1A0和B3B2B1B0输入端，该第二进位跳跃加法器也输出有Co4S3S2S1S0，第二进位跳跃加法器输出的Co4作为计算结果P2，第二进位跳跃加法器输出的S3S2S1S0和所述部分积产生模块输出的P33P23P13P03分别对应送入到第三进位跳跃加法器的A3A2A1A0和B3B2B1B0输入端，该第三进位跳跃加法器也输出有Co4S3S2S1S0，第三进位跳跃加法器输出的Co4作为计算结果P3，第三进位跳跃加法器输出的S3S2S1S0作为计算结果P7P6P5P4，依次排列P7P6P5P4P3P2P1P0即为a3a2a1a0和b3b2b1b0的乘法计算结果。