[发明专利]基于可逆逻辑的4位阵列乘法器

说明书

技术领域

本发明涉及微电子技术领域，具体地说，是一种数字电路阵列乘法器设计。

背景技术

随着集成电路设计与工艺的发展，电子工程师将越来越多的高频率逻辑元器件放入了越来越小的集成电路中。而同时，逻辑元器件的功耗与发热问题已经引起了越来越多人的注意，因为这些问题不仅仅会导致资源的浪费，而且过热的温度也会使逻辑元器件发生损坏。根据兰道尔原则（Landauer's principle）：任何信息逻辑上不可逆操作，每擦除1位的信息，必然会产生ln(2x*k*T)的热量，k代表玻耳兹曼常数，T代表温度。而逻辑元器件中所产生的所有不必要的热量会导致能量的损失，同时过高的温度也会使电子元器件工作变得不稳定。所以，根据兰道尔原则如果在所需的电路中所有的逻辑元器件都使用可逆逻辑门，或者说在设计电路时所有的电路模块都是基于可逆逻辑思想设计的，那么所设计的电路中的能量损耗将降到最低水准，或者可以完全避免。

目前，乘法器在当今数字信号处理与各类数字电路应用中扮演着非常重要的角色。因此，随着科学技术的发展，越来越多的科研工作者正在努力设计出计算效率更高、功耗更低、布局更加合理而且电路面积更加节省的乘法器，从而使乘法器能够在各种各样的高速低功耗超大规模集成电路中稳定运行，同时能够紧随世界上数字集成电路技术的发展步伐。

传统的阵列乘法器有功耗相对大，发热相对高且计算延时较大的缺点。专利号为201010257572.X公开了一种基于可逆“ZS”系列门的阵列乘法器的设计与实现方法，该方法将量子计算机中可逆的含义与真值表输入输出一一对应联系在一起，设计一种真值表输入输出一一对应的系列可逆逻辑门—“ZS1”、“ZS2”和“ZS3”门以及只含有双量子比特受控门和单量子比特门的该系列门的量子线路图。但是，该设计方法并不是使用了量子电路中最简洁与常见的斯诺特门和托福利门相分层级联的方法，并且该电路也没有使用可逆进位跳跃加法器来实现可逆加法器的功能以得到更短的电路延时。

发明内容

针对现有技术的不足，本发明的目的是，针对现有技术数字电路中器件功耗高的缺陷，提供一种基于可逆逻辑门设计的4位阵列乘法器。

为达到上述目的，本发明表述一种基于可逆逻辑的4位阵列乘法器，其关键在于：由一个基于可逆逻辑的部分积产生模块与三个基于可逆逻辑的4位进位跳跃加法器分层级联而成，其量子代价为329；所述部分积产生模块的输入端用于输入两组4位二进制数a₃a₂a₁a₀和b₃b₂b₁b₀，该部分积产生模块的输出端依次输出有16个部分积P₃₃P₂₃P₁₃P₀₃、P₃₂P₂₂P₁₂P₀₂、P₃₁P₂₁P₁₁P₀₁、P₃₀P₂₀P₁₀P₀₀，其中P₀₀作为最低位计算结果P₀；将P₃₀P₂₀P₁₀补充一个0后与P₃₁P₂₁P₁₁P₀₁分别对应送入第一进位跳跃加法器的A₃A₂A₁A₀和B₃B₂B₁B₀输入端，该第一进位跳跃加法器输出有C_o4S₃S₂S₁S₀，第一进位跳跃加法器输出的C_o4作为计算结果P₁，第一进位跳跃加法器输出的S₃S₂S₁S₀和所述部分积产生模块输出的P₃₂P₂₂P₁₂P₀₂分别对应送入第二进位跳跃加法器的A₃A₂A₁A₀和B₃B₂B₁B₀输入端，该第二进位跳跃加法器也输出有C_o4S₃S₂S₁S₀，第二进位跳跃加法器输出的C_o4作为计算结果P₂，第二进位跳跃加法器输出的S₃S₂S₁S₀和所述部分积产生模块输出的P₃₃P₂₃P₁₃P₀₃分别对应送入到第三进位跳跃加法器的A₃A₂A₁A₀和B₃B₂B₁B₀输入端，该第三进位跳跃加法器也输出有C_o4S₃S₂S₁S₀，第三进位跳跃加法器输出的C_o4作为计算结果P₃，第三进位跳跃加法器输出的S₃S₂S₁S₀作为计算结果P₇P₆P₅P₄，依次排列P₇P₆P₅P₄P₃P₂P₁P₀即为a₃a₂a₁a₀和b₃b₂b₁b₀的乘法计算结果。