[发明专利]用于高速数模转换器的高速数据同步电路

摘要

本发明提供了一种用于高速数模转换器的高速数据同步电路，包括延迟锁相环、动态锁存比较模块、D触发模块和相位选择模块。延迟锁相环将与输入数据同步的输入时钟信号转换为8个输出时钟信号；相位选择模块检测输入时钟信号和数模转换器的内核时钟信号的相位差，并根据该相位差从8个输出时钟信号中选择一输出时钟信号；D触发模块包括：第一级D触发器；第二级D触发器，利用相位选择模块选择的输出时钟信号；第三级D触发器，利用内核时钟锁存第三输出数据和第四输出数据，使得外部输入时钟域的输入数据被同步到内核时钟域。本发明将外部时钟域的输入数据准确地同步到数模转换器内核时钟域。

主权项

一种用于高速数模转换器的高速数据同步电路，其特征在于，包括延迟锁相环、动态锁存比较模块、D触发模块和相位选择模块，其中，所述延迟锁相环，用于将与输入数据同步的输入时钟信号转换为8个输出时钟信号，每相邻的两所述输出时钟信号之间的相位差为45度；所述动态锁存比较模块，包括：第一动态锁存比较器，用于利用与所述输入时钟信号相位差为90度的输出时钟信号，锁存所述输入数据，输出第一锁存数据；以及，第二动态锁存比较器，用于利用与所述输入时钟信号相位差为270度的输出时钟信号，锁存所述输入数据，输出第二锁存数据；所述相位选择模块，用于检测所述输入时钟信号和数模转换器的内核时钟信号的相位差，并根据该相位差从所述8个输出时钟信号中选择一输出时钟信号；所述D触发模块包括：第一级D触发器，用于利用所述延迟锁相环输出的与所述输入时钟信号相位差为180度和360度的时钟信号，对并行的所述第一锁存数据和所述第二锁存数据进行锁存，输出并行的第一输出数据和第二输出数据；第二级D触发器，用于利用所述相位选择模块选择的输出时钟信号，锁存所述第一输出数据和所述第二输出数据，输出并行的第三输出数据和第四输出数据；以及，第三级D触发器，用于利用所述内核时钟锁存所述第三输出数据和所述第四输出数据，输出第五输出数据和第六输出数据，以使得外部输入时钟域的所述输入数据被同步到内核时钟域。