[发明专利]一种FPGA内嵌独立双端口BRAM IP硬核

摘要

本发明属于FPGA技术领域，具体为一种FPGA内嵌独立双端口BRAM IP硬核。本发明通过在模块中引进电路模拟延迟控制模块，动态模拟得到在不同的工艺角、工作温度以及电压下的电路信号的传输延迟并将其反馈给脉冲产生模块进行控制，从而提高整体设计的异步时序控制可靠性。另外，通过使用高阈值管SRAM降低静态漏电功耗，通过优化SRAM的传输门尺寸，使位线上拉模块的驱动能力降低而减少由于驱动源互拉引起的动态功耗，从而使得BRAM IP硬核的功耗显著降低。本发明使得Block RAM所支持的可编程存储资源能有更加广泛的应用。

主权项

 一种FPGA内嵌独立双端口BRAM IP硬核，其特征在于，以SRAM阵列（105）为存储中心，分别连接输入数据通路、输出数据通路以及地址译码控制通路，同时由脉冲发生模块（110）产生控制整体电路的异步信号；其中：所述输入数据通路包括输入缓冲器（102）和输入数据位宽调整模块（103），用于锁存输入数据及实现输入数据位宽的可配置性；所述输出数据通路包括灵敏放大器（106）、输出位宽调整（107）及输出锁存器（108），其中，灵敏放大器（106）用于对从SRAM中读取出的数据进行模拟转数字的差分放大以保证后续数据的正确传输，输出位宽调整模块（107）用于确保输出数据位宽的可配置性，输出锁存器（108）用于对输出数据进行锁存；所述地址译码控制通路由一级行列译码模块（111）和二级行列译码模块（104、112）构成，用于对输入地址进行译码，控制相应的字线和位线；所述脉冲发生模块（110）是根据输入时钟、输入使能及反馈信号产生控制整体电路工作的电路脉冲，使得电路的各个模块在特定的异步时序下进行工作；此外，还设有FIFO控制器（109），在IP核配置为FIFO功能时，FIFO控制器（109）与脉冲发生模块（110）进行配合，共同控制FIFO的时序；还设有初始化SRAM阵列（101），用于对BRAM的初始化，通过在输入缓冲器（102）中加入可选输入端口功能，保证在配置为ROM时输入数据来自初始化SRAM阵列（101）；而配置为BRAM和FIFO时，数据来自正常的数据输入端；还引入动态电路模拟单元反馈的控制模式，通过模拟信号的传输路径来动态的反馈信号延迟，从而得到准确的时序控制信息以保证数据传输的可靠性；时钟上升沿到来时，脉冲发生模块（201）的WS信号和GTP信号由低电平变为高电平；WS信号传过整个存储单元（207）的高度的位线直到模拟字线驱动单元（204）和字线模拟单元（205），来模拟字线产生的过程；随后信号传输到位线模拟单元（202）来模拟数据在位线上传输的过程，最后作为FB 反馈信号传输到脉冲发生模块（201）以产生控制输出数据；当FB信号的上升沿到来时，GTP的信号产生下降沿，传递给输出数据路径模块（208），表示可以开始采集数据，保证数据的正确采入；还进行功耗优化，包括静态功耗优化和动态功耗优化；静态功耗优化主要是减少静态下的漏电流；动态功耗优化，主要是通过优化驱动能力从而缓解互拉问题，即通过降低SRAM内部节点输出的驱动能力和位线上拉控制电路的驱动能力来减弱互拉情况，从而大幅度降低动态功耗。