[发明专利]一种FPGA内嵌独立双端口BRAM IP硬核

说明书

技术领域   

本发明属于FPGA技术领域，具体涉及设计实现FPGA中具有高可靠性、低功耗的独立双端口Block RAM的IP硬核。

背景技术

在被广泛应用于数字电路设计及验证中的FPGA中引入Block RAM、DSP等 IP 硬核，可以解决FPGA中逻辑资源的性能和功能限制问题，使得FPGA得以更好的支持数字电路设计中对于大规模，高速以及功耗优化的要求。

Block RAM（以下简称BRAM）是一种在电子系统得到广泛应用的电路模块，主要用于支持设计中的较大规模数据存储及交换。虽然将BRAM嵌入到FPGA中的想法很早就已经实现，但是很少有研究是基于优化该嵌入硬核本身的，这里的优化包括速度、功耗等。对于传统的BRAM，由于其较大规模的存储容量和内部控制信号传输的异步复杂性，使得对传输距离较长的控制信号和数据来说，无论从速度还是可靠性上都成为FPGA应用的制约因素。同时，作为FPGA的内部嵌入IP核，随着FPGA规模的增加，嵌入的IP核数目也会随之增加，从而优化BRAM的功耗使之能够满足数字电路设计所提出的低功耗的要求也显得尤为重要。

在设计中，提出了针对FPGA中的BRAM IP 硬核模块的优化设计。这些优化包括对数据存储控制时序可靠性方面的以及对动态、静态功耗方面的。使得BRAM不再是FPGA中功能和性能的瓶颈模块，而得以广泛支持高性能的电路应用要求。在设计中通过采用反馈思想对数据和信号的传输进行电路层次上的动态模拟，从而保证能够在不同的工艺角、温度和工作电压下得到最准确的实时传输延迟来对各个模块进行控制，保证了数据存储控制时序的可靠性。对于功耗问题，通过深入研究电路之间的控制信号关系及驱动强度间的竞争关系，优化了电路控制时序及电路上重要节点的驱动强度，使得驱动节点上的电源互拉问题得到大幅度缓解，进而使得电路的动态功耗大幅度降低。同时，在工艺上采用高阈值管的SRAM来降低整体SRAM阵列的静态漏电流，从而减少整体电路的静态功耗。基于以上的优化设计方案使得整体设计达到高可靠性和低功耗的设计目标。

发明内容

本发明的目的在于提供一种优化的FPGA中的内嵌高性能BRAM IP硬核，以提高BRAM的可靠性及优化功耗，使得FPGA中BRAM能够支持更加广泛的数字电路设计中的应用。

本发明提供的FPGA中的内嵌高性能BRAM IP硬核，其整体的电路架构如图1所示。该BRAM以SRAM阵列105为存储中心，连接输入数据通路、输出数据通路以及地址译码控制通路，同时由脉冲发生模块110产生控制整体电路的异步信号；其中： 

所述输入数据通路，包括输入缓冲器102和输入数据位宽调整模块103，用于锁存输入数据及实现输入数据位宽的可配置性；

所述输出数据通路，包括灵敏放大器106、输出位宽调整107及输出锁存器108，其中灵敏放大器106用于对从SRAM中读取出的数据进行模拟转数字的差分放大，以保证后续数据的正确传输，输出位宽调整模块107用于确保输出数据位宽的可配置性，输出锁存器108用于对输出数据进行锁存；

所述地址译码控制通路，由一级行列译码模块111和二级行列译码模块104、112构成，主要用于对输入地址进行译码，控制相应的字线和位线。这里采用两级地址译码的原因是由于采用单级译码时输入地址的扇出过大，需要同时控制的字线过多，而使得对驱动要求太高，故采用两级驱动的形式进行译码操作；

所述脉冲发生模块110主要是根据输入时钟、输入使能及反馈信号产生控制整体电路工作的电路脉冲，使得电路的各个模块在特定的异步时序下进行工作。

另外，在整体BRAM IP核中，为支持FIFO的可扩展功能，而在IP核配置为FIFO功能时加入FIFO控制器109与脉冲发生模块110进行配合，共同控制FIFO的时序。

为了支持配置为ROM的功能，加入初始化SRAM阵列101进行BRAM的初始化，通过在输入缓冲器102中加入可选输入端口功能，保证在配置为ROM时输入数据来自初始化SRAM阵列101；而配置为BRAM和FIFO时，数据来自正常的数据输入端。

可靠性设计说明