[发明专利]多端口存储器的控制逻辑电路无效
| 申请号： | 201310438053.7 | 申请日： | 2013-09-24 |
| 公开（公告）号： | CN104464784A | 公开（公告）日： | 2015-03-25 |
| 发明（设计）人： | 黄效华 | 申请（专利权）人： | 黄效华;无锡恒宇微电子科技有限公司 |
| 主分类号： | G11C7/12 | 分类号： | G11C7/12 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 214072 江苏省无锡市滨湖*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明的部分内容是一种电容负载平衡的单一位线读取多端口寄存器存储单元。该存储单元内部锁存器的两个节点具有相同的结构和相同的寄生电容.写端口是差分位线，读端口是单一位线.一半的读端口位线耦合到锁存器的一个节点，一半的读端口位线耦合到锁存器的另一个节点。本发明的另一部分是给出多端口存储器的高速逻辑设计和具体的电路设计。 | ||
| 搜索关键词： | 多端 存储器 控制 逻辑电路 | ||
【主权项】：
一种多端口寄存器的存储单元，包括： 由两个反相器构成的锁存器，其两个反相器的输出都连接另一个反相器的输入，一个反相器的输出为锁存器的第一节点，令一个反相器的输出为锁存器的第二节点； 写端口位线和互补位线，其位线通过一第一写晶体管耦合到锁存器的第一节点，互补位线通过一第二写晶体管耦合到锁存器的第二节点； 对应写端口个数的写字线； 多个读端口位线，其第一部分端口位线的每一位线通过一对读晶体管耦合到锁存器的第一节点，其第二部分端口位线的每一位线通过一对读晶体管耦合到锁存器的第二节点；和 对应读端口个数的读字线。
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