[发明专利]一种FPGA映射后网表的时序估算方法

摘要

本发明提出一种FPGA映射后网表的时序估算方法，包括针对源块单元与汇块单元之间的单段连线，根据所述源块单元和汇块单元的类型，确定所述单段连线的类型；根据所述单段连线的类型，查找时序模型库文件中所述单段连线落入的全局延时范围及全局拥挤度范围；计算所述单段连线的局部拥挤度，根据所述局部拥挤度，确定所述单段连线所属的局部拥挤度范围和局部延时范围；根据所述单段连线所属的局部拥挤度范围和局部延时范围，计算所述单段连线的延时值。由此可估算出FPGA布局布线前的最高工作频率并生成时钟约束文件，代替用户设置的时钟约束作为布局布线工具的输入，使其能以更少的迭代次数获得更佳的最高频率。

主权项

一种FPGA映射后网表的时序估算方法，包括：针对源块单元与汇块单元之间的单段连线，根据所述源块单元和汇块单元的类型，确定所述单段连线的类型；根据预设的网表中记录的各类连线的源块单元的数目和芯片上所述源块单元的总数，计算各类连线的源块单元的利用率；根据预设的网表中记录的各类连线的汇块单元的数目和芯片上所述汇块单元的总数，计算各类连线的汇块单元的利用率；根据所述单段连线的类型、源块单元的利用率和汇块单元的利用率，查找所述时序模型库文件中所述单段连线落入的全局延时范围及全局拥挤度范围；计算所述单段连线的局部拥挤度，根据所述局部拥挤度，确定所述单段连线所属的局部拥挤度范围和局部延时范围；根据所述单段连线所属的局部拥挤度范围和局部延时范围，计算所述单段连线的延时值。