[发明专利]用于浮点加法器的舍入预测方法

摘要

本发明公开了一种可以改进加法器性能的用于浮点加法器的舍入预测方法。利用该方法实现的舍入预测单元同加法器的尾数加法器并行工作，产生包含舍入信息的规格化移位控制信号和尾数调整控制信号。后序单元利用规格化移位控制信号对尾数和与指数进行调整，可以得到包含舍入进位信息的规格化结果；再利用尾数调整控制信号对移位后的尾数进行调整，即可得到加法器最终结果。因此，采用此种预测单元的加法器，成功的将“符号确定”和“舍入”操作归入“规格化”操作中，减少加法器中的两级“消耗时间”的操作。该单元的面积以及关键路径延迟并不随着其所处理的操作数精度的增大而增加，因此它特别适用于高精度的加法器以及通过超大规模集成电路实现。

主权项

用于浮点加法器的舍入预测方法，其特征在于：舍入预测单元同加法器的尾数加法器并行工作，产生包含舍入进位信息的规格化移位控制信号和尾数调整控制信号，利用规格化移位控制信号对尾数和与指数进行调整，得到包含舍入进位信息的规格化结果，利用尾数调整控制信号对移位后的尾数进行调整，得到加法器的最终结果；所述预测方法包括：步骤(1)求取尾数高位进位；步骤(2)根据尾数高位进位进行舍入进位预测；步骤(3)根据步骤(1)和步骤(2)的结果产生和构造包含舍入进位信息的规格化移位控制信号和尾数调整控制信号；两个符合IEEE754标准的N位二进制浮点数a和b为浮点加法器的两个输入操作数，其中包含E位指数和M位尾数；尾数高位进位采用并行与递推算法相结合的方法求取，尾数高位进位指可能对舍入位有影响的几位尾数高位进位，其中包括c[M:M‑4]，具体为：利用并行算法求得c[M‑1]和c[M‑4],其余尾数高位进位由c[M‑1]和c[M‑4]递推得到，这里已知，z[0]＝0，则：c[M]＝g[0]？1:c[M‑1]c[M‑2],c[M‑3]，由c[M‑4]递推得到，则可计算c[M‑2],c[M‑3]分别为：c[M‑3]＝g[3]？1:(c[M‑4]&&t[3])c[M‑2]＝c_[M‑2]？1:(c[M‑4]&&t[3]&&t[4])其中c_[M‑2]为加速c[M‑2]所构造的中间结果；其中，t[0:M]，g[0:M]，z[0:M]，nt[0:M]，ng[0:M]，nz[0:M]为六个特征字段，该字段采用大端次序，其具体定义如下：$\begin{array}{c}t\[i\]=ma\[M-i\]xormb\[M-i\]\\ g\[i\]=ma\[M-i\]andmb\[M-i\]\\ z\[i\]=ma\[M-i\]normb\[M-i\]\end{array}---\left(1\right)$$\begin{array}{c}nt\[i\]=ma\[M-i\]xnormb\[M-i\]\\ ng\[i\]=ma\[M-i\]nandmb\[M-i\]\\ nz\[i\]=ma\[M-i\]ormb\[M-i\]\end{array}---\left(2\right)$其中0≤i≤M，ma和mb分别代表两个参与浮点加法运算的操作数，经过扩展和对位操作后的尾数部分。