[发明专利]用于浮点加法器的舍入预测方法

说明书

【技术领域】

本发明涉及一种舍入预测方法，具体涉及一种用于浮点加法器的舍入预测方法。 

【背景技术】

文献“G.Dimitrakopoulos,K.Galanopoulos,C.Mavrokefalidis,D.Nikolos,Low-power leading-zero counting and anticipation logic for high-speed floating point units,Very Large Scale Integration (VLSI)Systems,IEEE Transactions on,July2008,Volume16,Issue7,pp.837-850.”所涉及的前导0、1预测单元是当今广泛用于提高浮点加法器性能的计算单元。使用该单元的浮点加法器，在实现在计算尾数加法的同时，不必等待尾数加法的计算结果，直接通过对两个操作数尾数值的处理来预测前导0、1的个数，从而将前导0、1检查延时从浮点加法器的关键路径延时中移除。即将“规格化”步骤中的部分操作与尾数加法并行处理，实现对浮点加法器整体性能的提升。 

文献“Jun Xu,Hong Wang,Desynchronize A Legacy Floating-Point Adder With Operand-Dependant Delay Elements,Circuits and Systems(ISCAS),IEEE International Symposium on,2011,pp.1427-1430.”为我们介绍了一种双路浮点加法算法。采用此种算法的浮点加法器，其数据通路被分成“CLOSE”和“FAR”两条，每一条通路的关键路径上都只包含一个复杂的右移对位移位单元或者左移规格化移位单元。加法器根据两个浮点数的不同情况在两个通路的结果中进行选择，并计算出浮点加法的 最终结果。 

不难看出，以上两种流行的对浮点加法器算法的改进方法中，都是采用了附加计算单元，通过并行计算来缩短浮点加法器的关键路径延时，但是其计算过程非常复杂，而且随着计算精度的提升，其单元面积，功耗，延迟都存在显著增大。 

【发明内容】

本发明提供了一种在计算尾数加法的同时，对尾数和进行规格化移位以及相应的指数调整操作进行预测的舍入预测方法。该方法不仅考虑前导0、1在规格化操作过程中的移出，还考虑舍入对尾数和及指数的影响，且其预测过程不依赖加法器输出。利用本发明所提供的舍入预测方法所产生的结果对浮点加法器的尾数和进行规格化处理，可直接得到完成舍入的最终规格化结果。 

为达到上述目的，本发明采用的技术方案是： 

用于浮点加法器的舍入预测方法，舍入预测单元同加法器的尾数加法器并行工作，产生包含舍入进位信息的规格化移位控制信号和尾数调整控制信号，利用规格化移位控制信号对尾数和与指数进行调整，得到包含舍入进位信息的规格化结果，利用尾数调整控制信号对移位后的尾数进行调整，得到加法器的最终结果。 

所述预测方法包括：（1）求取尾数高位进位；（2）根据尾数高位进位进行舍入进位预测；（3）根据步骤（1）和步骤（2）的结果产生和构造包含舍入进位信息的规格化移位控制信号和尾数调整控制信号。 

尾数高位进位采用并行与递推算法相结合的方法求取，具体为： 

利用并行算法求得c[M-1]和c[M-4],其余尾数高位进位由c[M-1]和c[M-4]递推得到，这里已知，z[0]=0，则：c[M]=g[0]?1:c[M-1]， 类似的，c[M-2],c[M-3]，由c[M-4]递推得到，则可计算c[M-2],c[M-3]分别为： 

c[M-3]=g[3]?1:(c[M-4]&&t[3]) 

c[M-2]=c_[M-2]?1:(c[M-4]&&t[3]&&t[4]) 

其中c_[M-2]为加速c[M-2]所构造的中间结果。 

所述步骤（2）舍入进位预测的方法为：（2.1）首先根据尾数高位进位判断结果符号sgn；（2.2）确定舍入进位选择信号，使之分别对应结果为正和结果为负的情形；（2.3）根据结果符号sgn以及舍入进位选择信号从舍入进位值中选出舍入进位序列cr[0：1]，同理，根据结果符号sgn以及舍入进位选择信号选择尾数高位进位cx；（2.4）根据步骤（2.3）选择的尾数高位进位cx的值判断是否考虑由舍入带来的低位进位cfr对结果的影响；（2.5）判断舍入进位是否可以传递到高位以影响结果。