[发明专利]基于FPGA的JPEG并行解码装置与解码方法

摘要

本发明公开了一种基于FPGA的JPEG并行解码装置与解码方法，包括数据缓冲单元、数据预处理单元和并行解码单元，数据缓冲单元包括用于接收外部JPEG信号的输入数据缓冲模块和用于输出解码后JPEG信号的输出数据缓冲模块，输入数据缓冲模块的通信端连接数据预处理单元的通信端，数据预处理单元的通信端连接并行解码单元的信号输入端，并行解码单元的信号输出端连接输出数据缓冲模块的信号输入端。充分利用了JPEG标准中RSTi（复位标记）和APPn（注释字段），实现了JPEG的解码，并且支持并行解码，能实现高分辨率图片的快速解码。

主权项

一种基于FPGA的JPEG并行解码装置，其特征在于：它包括数据缓冲单元(1)、数据预处理单元(2)和并行解码单元(3)；所述数据缓冲单元(1)包括用于接收外部JPEG信号的输入数据缓冲模块(11)和用于输出解码后JPEG信号的输出数据缓冲模块(12)；所述输入数据缓冲模块(11)的数据信号输出端连接数据预处理单元(2)的数据信号输入端；数据预处理单元的控制信号输出端连接到数据缓冲模块(11)的控制信号输入端；所述数据预处理单元(2)的参数信号输出端连接并行解码单元(3)的参数信号输入端；数据预处理单元(2)的数据信号输出端连接并行解码单元(3)的数据信号输入端，所述并行解码单元(3)的信号输出端连接输出数据缓冲模块(12)的信号输入端，所述并行解码单元(3)包括解码参数表模块(31)、第一并行解码模块(32)和第二并行解码模块(33)，所述解码参数表模块(31)的参数输出端分别连接第一并行解码模块(32)和第二并行解码模块(33)的参数输入端；所述数据预处理单元(2)包括数据读取模块(21)和数据解析模块(22)，所述输入数据缓冲模块(11)的控制输入端连接数据读取模块(21)的控制输出端，输入数据缓冲模块(11)的数据输出端连接数据读取模块(21)的数据输入端，所述数据读取模块(21)的数据输出端连接数据解析模块(22)的数据输入端，数据读取模块(21)的参数输入端连接数据解析模块(22)的参数输出端，数据解析模块(22)的参数输出端连接解码参数表模块(31)的参数输入端，所述数据读取模块(21)的数据输出端也分别连接每个并行解码模块的信号输入端，所述每个并行解码模块的数据输出端均连接输出数据缓冲模块(12)的数据输入端；所述数据读取模块(21)获取输入数据缓冲模块(11)内JPEG数据中的参数信息的标记，并将获取的JPEG参数信息的标记发送给数据解析模块(22)；所述数据解析模块(22)根据JPEG参数信息中的标记对JPEG参数信息进行解析处理；所述解码参数表模块(31)用于根据JPEG参数信息的解析结果向第一并行解码模块(32)和第二并行解码模块(33)发送通用JPEG参数信息以及并行解码参数中的RSTi标记对应的图像位置偏移地址；数据读取模块(21)用于将得到的两个JPEG图像压缩数据分别并行传输给第一并行解码模块(32)和第二并行解码模块(33)；第一并行解码模块(32)和第二并行解码模块(33)分别依据接收到的并行解码参数对各自的JPEG图像压缩数据进行JPEG数据解码。