[发明专利]基于FPGA相同周期信号的相位差测量电路及测量方法

摘要

本发明提供了一种基于FPGA相同周期信号的相位差测量电路及测量方法，主要解决已有技术测量周期信号的相位差分辨率低，测量误差大的问题。本发明包括：第一测量通道、第二测量通道和逻辑控制单元，其中，第一测量通道与第二测量通道相互独立，逻辑控制单元通过对第一测量通道和第二测量通道的测量过程进行控制，以分别完成对相同周期信号中相位超前信号的逐级抽头延迟，对延迟抽头个数的逐级抽头计数以及两个相同周期信号边沿对齐检测，并根据两个通道的计数结果计算相同周期信号相位差。本发明结构简单，易于实现，降低了测量误差，提高了测量分辨率，可用于时间同步、卫星导航定位、激光测距中对相同周期信号相位差的测量。

主权项

一种基于FPGA相同周期信号相位差的测量电路，包括测量通道和逻辑控制单元，其特征在于，测量通道设为两路，即第一测量通道（1）和第二测量通道（2）；所述的第一测量通道（1）包括：第一抽头延迟模块（11），用于实现对输入的相同周期信号中相位超前的周期信号SIGNAL_1在计数时钟Cnt_delay_clk的驱动下进行固定延迟和逐级抽头延迟；经延迟后的周期信号输入给第一重合检测模块（13）；第一抽头计数模块（12），用于对第一抽头延迟模块（11）中逐级抽头延迟的抽头个数在计数时钟Cnt_delay_clk的驱动下进行逐级计数，并将计数结果输入给逻辑控制单元（3）；第一重合检测模块（13），用于实现对输入的相同周期信号中相位落后的周期信号SIGNAL_2的上升沿与经过第一抽头延迟模块（11）延迟后的周期信号SIGNAL_1的上升沿是否重合对齐进行检测，并将检测结果输入给逻辑控制单元（3）；所述的第二测量通道（2）包括：第二抽头延迟模块（21），用于实现对输入的相同周期信号中相位超前的周期信号SIGNAL_1在计数时钟Cnt_delay_clk的驱动下进行固定延迟和逐级抽头延迟；经延迟后的周期信号输入给第二重合检测模块（23）；第二抽头计数模块（22），用于对第二抽头延迟模块（21）中逐级抽头延迟的抽头个数在计数时钟Cnt_delay_clk的驱动下进行逐级计数，并将计数结果输入给逻辑控制单元（3）；第二重合检测模块（23），用于实现对输入的相同周期信号中相位落后的周期信号SIGNAL_2的上升沿与经过第二抽头延迟模块（21）延迟后的周期信号SIGNAL_1的上升沿是否重合对齐进行检测，并将检测结果输入给逻辑控制单元（3）；所述的逻辑控制单元（3），用于根据第一抽头计数模块（12）和第二抽头计数模块（22）的计数结果，计算相同周期信号SIGNAL_1和SIGNAL_2的相位差，并分别向第一抽头延迟模块（11）、第一抽头计数模块（12）、第一重合检测模块（13）、第二抽头延迟模块（21）、第二抽头计数模块（22）及第二重合检测模块（23）输入控制信号。