[发明专利]基于FPGA相同周期信号的相位差测量电路及测量方法

说明书

技术领域：

本发明属于时频测量技术领域，涉及一种相位差测量，可用于对相同周期信号相位差的测量。

背景技术：

在现代测量领域，测量两路相同周期信号之间的相位差在工程上具有十分重要的地位，尤其是皮秒级的测量技术显得尤为重要，主要用于时间同步、卫星导航定位、激光测距等等。近年来，随着数字化应用的日益广泛，信号频率周期的测量也向着数字化的方向发展，优点在于精度高，适应性强且易于实现，例如通过专用集成电路ASIC、现场可编程控门阵列FPGA、数字处理器DSP等硬件芯片的实现。

相同周期信号的测量方法主要由基于相关原理的相位差测量、基于正交变换的相位差测量、基于脉冲填充方法以及抽头延迟法。前两者是通过采样信号的数值计算得出，误差较大。而基于脉冲填充的方法需要很高的填充频率，会造成±1误差，测量精度不足。目前，抽头延迟法是能实现较高测量分辨率和测量精度的方法，通过对两个具有相位差的相同周期信号中的一个进行延迟，直到两个相同周期信号上升沿重合对齐，经过对延迟值的计算，即可以测量出相位差。抽头延迟值决定了测量的分辨率，但是构造较低的延迟值且线性度好的抽头难度很大，抽头延迟值不可能无限制的小。图1为现有抽头延迟法示意图，图1中相同周期信号被测相位差真值为d，抽头延迟值为τ，在测量过程中，如果被测相位差是抽头延迟值的整数倍，则经过m级延迟之后，被测相位差的真值d等于测量值mτ，测量误差ε为0；但是，如果被测相位差不是抽头延迟值的整数倍，则经过m级延迟之后，测量值mτ就会大于被测相位差的真值d，从而造成测量误差ε=mτ-d。因此当采用抽头延迟法进行相同周期信号相位差的任意值测量时，也会存在测量误差。

发明内容:

本发明的目的在于克服已有技术的不足，提出了一种基于FPGA相同周期信号的相位差测量电路及方法，以在现有的抽头延迟法的基础上通过两个通道的测量，降低测量误差，提高测量分辨率。

为了实现上述目的，本发明基于FPGA相同周期信号的相位差测量电路，包括：第一测量通道，第二测量通道，逻辑控制单元。

所述的第一测量通道，包括：

第一抽头延迟模块，用于实现对输入的相同周期信号中相位超前的周期信号SIGNAL_1在计数时钟Cnt_delay_clk的驱动下进行固定延迟和逐级抽头延迟；经延迟后的周期信号输入给第一重合检测模块；

第一抽头计数模块，用于对第一抽头延迟模块中逐级抽头延迟的抽头个数在计数时钟Cnt_delay_clk的驱动下进行逐级计数，并将计数结果输入给逻辑控制单元；

第一重合检测模块，用于实现对输入的相同周期信号中相位落后的周期信号SIGNAL_2的上升沿与经过第一抽头延迟模块延迟后的周期信号SIGNAL_1的上升沿是否重合对齐进行检测，并将检测结果输入给逻辑控制单元。

所述的第二测量通道，包括：

第二抽头延迟模块，用于实现对输入的相同周期信号中相位超前的周期信号SIGNAL_1在计数时钟Cnt_delay_clk的驱动下进行固定延迟和逐级抽头延迟；经延迟后的周期信号输入给第二重合检测模块；

第二抽头计数模块，用于对第二抽头延迟模块中逐级抽头延迟的抽头个数在计数时钟Cnt_delay_clk的驱动下进行逐级计数，并将计数结果输入给逻辑控制单元；

第二重合检测模块，用于实现对输入的相同周期信号中相位落后的周期信号SIGNAL_2与经过第二抽头延迟模块延迟后的周期信号SIGNAL_1的上升沿是否重合对齐进行检测，并将检测结果输入给逻辑控制单元。

所述的逻辑控制单元，用于根据第一抽头计数模块和第二抽头计数模块的计数结果，计算相同周期信号SIGNAL_1和SIGNAL_2的相位差，并分别向第一抽头延迟模块、第一抽头计数模块、第一重合检测模块、第二抽头延迟模块、第二抽头计数模块及第二重合检测模块输入控制信号。

为了实现上述目的，本发明基于FPGA相同周期信号相位差的测量方法，包括如下步骤：

1)初始化

1.1）设置第一抽头延迟模块的第1级可编程延迟单元为“FIX”模式，标定第1级可编程延迟单元中的延迟抽头的延迟值为50ps，并设置第2级~第N级可编程延迟单元为“VARIABLE”模式，标定第2级~第N级可编程延迟单元中延迟抽头的延迟值为50ps；