[实用新型]一种小型化零中频收发信机有效
申请号: | 201220734490.4 | 申请日: | 2012-12-28 |
公开(公告)号: | CN203193625U | 公开(公告)日: | 2013-09-11 |
发明(设计)人: | 白巍巍;王栋良;卢泳兵 | 申请(专利权)人: | 中国电子科技集团公司第五十四研究所 |
主分类号: | H04B1/40 | 分类号: | H04B1/40 |
代理公司: | 暂无信息 | 代理人: | 暂无信息 |
地址: | 050081 河北省石家庄*** | 国省代码: | 河北;13 |
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摘要: | 本实用新型专利公开了一种小型化零中频收发信机,它涉及通信设备中的基带调制、解调,本振信号产生,从基带信号到射频信号的上变频和射频信号到基带信号的下变频,放大,滤波,以及解调通道的AGC(自动增益控制)。它通过把基带信号直接上变频到射频信号,并把射频信号直接下变频到基带信号,并在下变频通道中集成了AGC功能,可实现小体积,低成本,多制式的收发信机。本实用新型具有体积小巧、结构简单、成本低的特点,配合可以多次烧写的FPGA芯片,使得本装置可以实现多种调制解调方式,多种速率,发射频率灵活多变,并具有一定自适应选频功能的无线通信。 | ||
搜索关键词: | 一种 小型化 中频 收发 | ||
【主权项】:
一种小型化零中频收发信机,包括FPGA(1)、DAC(2)、ADC(3)、第一低通电路(4‑1)、第二低通电路(4‑2)、本振电路(5)、IQ调制器(6)、IQ解调器(7)、第一滤波器(8‑1)、第二滤波器(8‑2)、第一放大器(9‑1)、第二放大器(9‑2)、射频发端(10)和射频收端(11);其特征在于: 所述的FPGA(1)的输入端口3接收上层协议发送的调制码字,通过运行调制程序,把调制码字调制成型为数字基带信号,并通过输出端口2把此信号发送给DAC(2)的输入端口1;同时,FPGA(1)的输入端口1接收来自ADC(3)输出端口3发送的基带采样信号,通过运行解调程序,解调出解调码字,并通过输出端口4发送给上层协议;DAC(2)的输入端口1接收来自FPGA(1)输出端口2的数字基带信号,把它转化为I、Q两路差分模拟信号,并通过输出端口2和输出端口3分别送给第一低通电路(4‑1)的输入端口1和输入端口2;第一低通电路(4‑1)的输入端口1和输入端口2分别接收来自DAC(2)的输出端口2和输出端口3发送的I、Q两路差分模拟信号,滤除其中的高频分量,通过输出端口3和输出端口4把信号输送给IQ调制器(6)的输入端口1和输入端口2;本振电路(5)产生射频本振信号,并通过输出端口1和输出端口2把它分别送给IQ调制器(6)的输入端口3和IQ解调器(7)的输入端口2;IQ调制器(6)的输入端口1和输入端口2分别接收来自第一低通电路(4‑1)的输出端口3和输出端口4的I、Q两路差分模拟信号,输入端口3接收来自本振电路(5)输出端口1发送的射频本振信号,完成从基带信号到射频信号的上变频,并通过输出端口4把射频信号送给第一滤波器(8‑1)的输入端口1;第一滤波器(8‑1)的输入端口1接收来自IQ调制器(6)的发送端口4发送的射频信号,滤除此信号的带外分量, 并把滤波后的信号通过输出端口2发送给第二放大器(9‑2)的输入端口1;第二放大器(9‑2)的输入端口1收到来自第一滤波器(8‑1)输出端口2的信号,把它放大到射频发端(10)所要求的电平值,然后通过输出端口2把放大后的信号发送给射频发端(10)的输入端口1;射频发端(10)的输入端口1接收来自第二放大器(9‑2)的输出端口2的射频信号,并把它发送到空间中去;而射频收端(11)接收到来自空间中的信号,并通过输出端口1把它送给第二滤波器(8‑2)的输入端口1;第二滤波器(8‑2)的输入端口1收到来自射频收端(11)输出端口1的信号,滤除带外分量,得到带内的射频信号,并把它通过输出端口2发送给第一放大器(9‑1)的输入端口1;第一放大器(9‑1)的输入端口1收到来自第二滤波器(8‑2)输出端口2的射频信号,并把它放大到IQ解调器(7)所需的电平,然后通过输出端口2送给IQ解调器(7)的输入端口1;IQ解调器(7)的输入端口1接收来自第一放大器(9‑1)输出端口2的射频信号,输入端口2接收来自本振电路(5)输出端口2的本振射频信号,完成从射频信号到的基带信号的下变频,并利用内部集成的AGC把下变频后得到的I、Q两路差分模拟信号放大到与ADC3匹配的电平值,然后把产生的I、Q两路差分模拟信号通过输出端口3和输出端口4分别送给第二低通电路(4‑2)的输入端口1和输入端口2;第二低通电路(4‑2)的输入端口1和输入端口2分别接收来自IQ解调器(7)的输出端口3和输出端口4发送的I、Q两路差分模拟信号,滤除其中的高频分量,然后把滤波后的信号通过输出端口3和输出端口4分别送给ADC(3)的输入端口1和输入端口2;ADC(3)输入端口1和输入端口2分别接收来自第二低通电路(4‑2)输出端口3和输出端口4分别发送的I、Q两路差分模拟信号,把它变成基带采样信号,通过输出端口 3送给FPGA(1)的输入端口2。
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