[实用新型]用于去除LVDS信号的展频的系统

摘要

公开了一种用于去除LVDS信号的展频的系统，包括输入LVDS信号采集模块、第一锁相环、时钟检测模块、FIFO缓冲器、控制处理器、第二锁相环和输出LVDS信号合成模块，其中，所述控制处理器接收所述时钟检测模块发送的关于同步信号的有效数据信息以及关于时钟信号的频率及抖动范围的检测结果，以控制FIFO缓冲器传输数据及计算出所需还原的恢复时钟信号，并将带计算结果的控制信号发送给所述第二锁相环，使其对不带展频特征的本地时钟信号进行对应的频率调整而形成稳定的恢复时钟信号；最后通过该输出LVDS信号合成模块将数据信号、同步信号以及第二锁相环发送的恢复时钟信号合成不带展频的LVDS信号以输出。本实用新型能够去除LVDS信号的展频,从而使普通的DVI信号采集卡能够用于LVDS信号的采集和测试。

主权项

一种用于去除LVDS信号的展频的系统，包括： 输入LVDS信号采集模块（11），用于采集输入的带展频的LVDS信号，并将采集到的LVDS信号分离成时钟信号、同步信号以及数据信号；其中，所述时钟信号为像素时钟信号，所述数据信号为RGB数据信号，所述同步信号至少包括有效显示数据选通信号； 第一锁相环（12），用于接收并调频锁定所述LVDS信号采集模块（11）分离出的时钟信号； 时钟检测模块（13），用于接收所述LVDS信号采集模块（11）分离出的同步信号以提取有效数据信息，并且用于检测被第一锁相环（12）锁定后的时钟信号的频率及抖动范围； 控制处理器(14)，用于接收所述时钟检测模块（13）发送的关于同步信号的有效数据信息以及关于时钟信号的频率及抖动范围的检测结果，并基于所述有效数据信息和时钟信号抖动范围控制FIFO缓冲器传输数据，以及基于所述时钟信号的频率和抖动范围并根据帧同步的原则计算出所需还原的恢复时钟信号，并将带计算结果的控制信号发送给第二锁相环（16）； FIFO缓冲器（15），分别与所述LVDS信号采集模块（11）和控制处理器（14）连接，用于在所述控制处理器（14）的控制下，传输所述LVDS信号采集模块（11）分离出的数据信号； 第二锁相环（16），用于接收并锁定由晶振生成的不带展频特征的本地时钟信号，并根据所述控制处理器(15)发送的控制信号进行频率调整而形成稳定的恢复时钟信号； 输出LVDS信号合成模块（17），用于将数据信号、同步信号以及第二锁相环（16）发送的恢复时钟信号合成不带展频的LVDS信号以输出。