[发明专利]一种针对集成电路异质型逻辑单元的重综合方法

摘要

本发明公开了一种针对集成电路异质型逻辑单元的重综合方法，包括逆拓扑序排列工艺映射后网表中所有节点；计算每个节点的cut；计算每个cut的函数f(X)；对函数f(X)进行分解；用功能性等价的LUTs结构与函数f(X)进行布尔匹配。利用本发明，能充分利用异质型逻辑单元中所有逻辑资源，从而减少所使用的LUT数。本发明能够广泛应用于工艺映射后重综合，能够在不损害电路延时的情况下去减小电路面积，降低设计成本，具有广阔的市场前景和应用价值。

主权项

一种针对集成电路异质型逻辑单元的重综合方法，其特征在于，包括：步骤A，逆拓扑序排列工艺映射后网表中所有节点；步骤B，计算每个节点的cut；步骤C，计算每个cut的函数f(X)；步骤D，对函数f(X)进行分解；步骤E，用功能性等价的LUTs结构与函数f(X)进行布尔匹配；其中，步骤D中所述对函数f(X)进行分解包括：(a)支持集最小化，移除无意义的变量，并返回f(X)的新的支持集；(b)基于MUX的分解；(c)分析DSD的可能性，尝试进行DSD，计算出所有k可行的约束集，从中选出最好的约束集，最后返回DSD树；(d)基于DSD的分解；(e)重复上述步骤(a)到(d)，直到f(X)分解完全；步骤(b)中所述基于MUX的分解，是对布尔函数和SLICE/CLB之间进行布尔匹配，由香农展开式获得，具体包括：定理1：1个SLICE能够实现f(X)，当且仅当存在相对于xH∈X的香农展开式因此，给定一个宽函数，首先遍历输入集合中的每个信号，将其作为MUX的选择信号，对该信号进行香农展开，获得两个余因子的输入集合数；遍历结束后将两个余因子的输入集合总数最小的信号作为选择信号；如果香农展开式中两个余因子的输入集合分别不大于|XF|和|XG|，则可获得对于SLICE的一个匹配；如果遍历输入集合结束后，未获得对于SLICE的一个匹配，则尝试去寻求该宽函数对CLB的匹配；定理2：f(X)不能用1个SLICE实现，而能用1个CLB实现，当且仅当存在相对于xH∈X的香农展开式f(X)=xI‾·(xH0‾·y01(XF0)+xH0·y02(XG0))+xI·(xH1‾·y11(XF1)+xH1·y12(XG1));]]>如果宽函数对SLICE的布尔匹配失败，则对f(X)的输入集合总数最小的两个余因子分别进行进一步处理，如果两个余因子的输入集合数都大于LUT的输入数，则对两个余因子分别进行香农展开，则可获得f(X)的4个子余因子；如果只有一个余因子的输入集合数大于LUT的输入数，则只对这一个余因子进行香农展开，则可获得f(X)的3个子余因子；如果获得的所有子余因子的输入集合数都不大于LUT的输入数，则获得宽函数f(X)对CLB的一个布尔匹配。