[发明专利]一种多微包并行处理结构

摘要

本发明公开了一种多微包并行处理结构，目的是解决单微包处理结构下物理层和链路层的带宽不匹配，降低了结点控制器芯片对各处理器间通信的处理速度的问题。本发明由接口转换模块、接收模块、接收缓冲区、报文分发模块、第一协议层报文FIFO、第二协议层报文FIFO、链路状态机、报文拼装模块、发送缓冲区、重传缓冲区和发送模块组成。接口转换模块工作在物理层时钟域下，其它模块工作在链路层时钟域下。接口转换模块由异步接收FIFO和异步发送FIFO组成，接收模块和发送模块中的数据通路为针对多微包的多路并行数据通路，能并行处理多个微包。本发明可实现物理层/链路层的带宽匹配，有效提高结点控制器芯片对各处理器间通信的处理速度。

主权项

1.一种多微包并行处理结构，包括接收模块、接收缓冲区、报文分发模块、第一协议层报文FIFO、第二协议层报文FIFO、链路状态机、报文拼装模块、发送缓冲区、重传缓冲区和发送模块，接收缓冲区与接收模块和报文分发模块相连，报文分发模块与接收缓冲区和第一协议层报文FIFO相连，第一协议层报文FIFO与报文分发模块、协议层报文转发模块相连，链路状态机与接收模块和发送模块相连，第二协议层报文FIFO与报文拼装模块、协议层报文转发模块相连，第二协议层报文FIFO与第一协议层报文FIFO的结构完全一样，报文拼装模块与第二协议层报文FIFO和发送缓冲区相连，发送缓冲区与报文拼装模块和发送模块相连，重传缓冲区与发送模块相连；其特征在于多微包并行处理结构还包括接口转换模块，接口转换模块工作在物理层时钟域下，接收模块、接收缓冲区、报文分发模块、第一协议层报文FIFO、第二协议层报文FIFO、链路状态机、报文拼装模块、发送缓冲区、重传缓冲区和发送模块工作在链路层时钟域下；接口转换模块与第一处理器、接收模块和发送模块相连，接口转换模块由异步接收FIFO和异步发送FIFO组成；异步接收FIFO和异步发送FIFO均是常用的异步FIFO，异步接收FIFO将N个单微包数据从物理层时钟域传送到链路层时钟域，并以一个多微包的形式读出；异步发送FIFO将一个多微包数据从链路层时钟域传送到物理层时钟域，并以N个单微包的形式读出，F_Phy为物理层的工作频率，F_Link为链路层的工作频率，表示上取整；异步接收FIFO与第一处理器和接收模块相连，每个物理层时钟周期第一处理器向异步接收FIFO写入一个微包，N个物理层时钟周期内第一处理器向异步接收FIFO写入N个微包；异步接收FI FO每一个链路层时钟周期内向接收模块输出一个多微包{Flit[N-1]，Flit[N-2]，...，Flit[1]，Flit[0]}；异步发送FIFO与第二处理器和发送模块相连，每一个链路层时钟周期内发送模块向异步发送FIFO写入一个多微包{Flit[N-1]，Flit[N-2]，...，Flit[1]，Flit[0]}，第二处理器按照Flit[0]、Flit[1]、...、Flit[N-1]的顺序每个物理层时钟周期内从异步发送FIFO读取一个微包，进而在N个物理层时钟周期内读取一个多微包{Flit[N-1]，Flit[N-2]，...，Flit[1]，Flit[0]}；接收模块与异步接收FIFO、接收缓冲区和链路状态机相连，接收模块由并行CRC校验模块、并行信用计算模块、并行响应计算模块、传输仲裁模块组成；并行CRC校验模块、并行信用计算模块和并行响应计算模块均与异步接收FIFO和传输仲裁模块相连；并行CRC校验模块由N个CRC校验模块组成，N个CRC校验模块同时对多微包中的N个单微包进行并行校验，N个CRC校验模块均分别与异步接收FIFO和传输仲裁模块连接；并行信用计算模块由N个信用计算模块组成，N个信用计算模块同时对多微包中的N个单微包进行并行信用计算，N个信用计算模块均分别与异步接收FIFO和传输仲裁模块连接；并行响应计算模块由N个响应计算模块组成，N个响应计算模块同时对多微包中的N个单微包进行并行响应计算，N个响应计算模块均分别与异步接收FIFO和传输仲裁模块连接；每个链路层时钟周期内，并行CRC校验模块、并行信用计算模块和并行响应计算模块从异步接收FIFO接收一个多微包{Flit[N-1]，Flit[N-2]，...，Flit[1]，Flit[0]}，并行CRC校验模块对多微包中N个单微包进行CRC校验，并将N个校验信息提交给传输仲裁模块；并行信用计算模块并行计算N个单微包的信用信息，然后将N个信用信息提供给传输仲裁模块；并行响应计算模块并行计算N个微包的响应信息，并将N个响应信息提供给传输仲裁模块；传输仲裁模块与并行CRC校验模块、并行信用计算模块、并行响应计算模块、链路状态机和接收缓冲区相连，传输仲裁模块从并行CRC校验模块、并行信用计算模块和并行响应计算模块接收多微包的CRC校验信息、信用信息和响应信息，对多微包的传输进行仲裁：如果多微包是提交给协议层报文转发模块的数据报文且CRC校验正确，则将多微包存入接收缓冲区，并将多微包的信用信息和响应信息提交给链路状态机；如果CRC校验信息显示多微包出错，则将多微包的信用信息、响应信息和本地重传请求提交给链路状态机；如果多微包是来自处理器的远程重传请求，则将远程重传请求提交给链路状态机；接收缓冲区从接收模块接收多微包，对多微包进行缓存，并在报文分发模块发出读请求时将多微包发送给报文分发模块；报文分发模块从接收缓冲区中取出多微包，多微包中的N个单微包对应t种消息类，报文分发模块根据多微包中的N个单微包消息类的不同将N个单微包分别写入第一协议层报文FIFO中的t个FIFO中；t≤N，且t≤n，n为消息类总数；第一协议层报文FIFO与报文分发模块、协议层报文转发模块相连，第一协议层报文FIFO根据消息类的不同划分为若干个FIFO，n种消息类对应n个FIFO：FIFO₁、FIFO₂、...、FIFO_n，不同消息类的微包存放在不同的FIFO中；n个第一协议层报文FIFO中的t个FIFO从报文分发模块接收到N个单微包，每个FIFO分别将存放于其中的单微包提交给协议层报文转发模块；链路状态机由三个状态组成，“00”状态是正常状态，表示链路层传输正常；“01”状态是本地重传状态，表示本地SI内部接收模块向发送模块产生的重传；“10”状态是远程重传状态，表示处理器产生的重传；上电复位时，链路状态机处于状态“00”，在多微包数据正确接收时，链路状态机从接收模块收到多微包正确接收响应信息和信用信息，将响应信息和信用信息提交给SI的发送模块，状态维持在“00”；如果多微包接收出错，链路状态机转入本地重传状态，链路状态机从接收模块收到本地重传请求及信用信息，生成本地重传请求，并向SI的发送模块提交本地重传请求，发送模块在下一个发出的微包里携带该本地重传请求，请求处理器重新发送出错微包，链路状态机转向状态“01”；如果接收模块接收到处理器发出的重传请求，则链路状态机进入远程重传状态，接收模块向SI的发送模块提交远程重传请求，发送模块从重传缓冲区中读出出错微包发送至处理器，链路状态机转向状态“10”；当链路状态机处于“01”状态时，表示SI内部接收模块接收微包出错，请求处理器对出错微包进行重传，当发送模块将本地重传请求发送至第二处理器时，链路状态机转向状态“00”；当链路状态机处于“10”状态时，表示SI的接收模块收到的微包为远程重传请求，处理器接收微包出错，要求SI对出错微包进行重传，SI的发送模块根据远程重传请求从重传缓冲区中读取相应微包，重新发送给处理器，链路状态机转向状态“00”；第二协议层报文FIFO与报文拼装模块、协议层报文转发模块相连，其结构与第一协议层报文FIFO相同，第二协议层报文FIFO从协议层报文转发模块接收N个单微包，协议层报文转发模块根据消息类的不同将N个单微包分别写入第二协议层报文FIFO中的t个FIFO中，第二协议层报文FIFO将N个单微包提交给报文拼装模块；报文拼装模块从第二协议层报文FIFO中取出待传输的协议层命令和数据；报文拼装模块根据单微包到达第二协议层报文FIFO的时间顺序将N个单微包组装成一个多微包{Flit[N-1]，Flit[N-2]，...，Flit[1]，Flit[0]}，将组装后的微包提交给发送缓冲区；发送缓冲区从报文拼装模块接收拼装好的微包，对微包进行缓存，接收到发送模块的读请求后将微包发送给发送模块；重传缓冲区与发送模块相连，重传缓冲区从发送模块接收发送微包的备份，对已发送微包进行缓存，并在微包传输出错时由发送模块从重传缓冲区中读出出错微包进行重传；发送模块与异步发送FIFO、发送缓冲区、重传缓冲区和链路状态机相连，发送模块由信用和响应搭载模块、传输仲裁模块组成；信用和响应搭载模块与链路状态机、发送缓冲区和传输仲裁模块相连，信用和响应搭载模块从链路状态机获取信用和响应信息，从发送缓冲区读取一组多微包{Flit[N-1]，Flit[N-2]，...，Flit[1]，Flit[0]}，信用和响应搭载模块将信用和响应信息搭载在多微包上，形成携带信用和响应信息的多微包{Flit[N-1]，Flit[N-2]，...，Flit[1]，Flit[0]}，并将此多微包提供给传输仲裁模块；传输仲裁模块与信用和响应搭载模块、链路状态机、重传缓冲区和异步发送FIFO相连，传输仲裁模块根据收到的消息报文对微包的传输进行仲裁；如果传输仲裁模块收到来自链路状态机的本地重传请求，传输仲裁模块在下一组要发出的多微包里携带该重传请求，请求处理器重新发送出错微包；如果传输仲裁模块收到来自链路状态机的远程重传响应，则向重传缓冲区发出读使能信号，从重传缓冲区中读取需要重传的微包{Flit[N-1]，Flit[N-2]，...，Flit[1]，Flit[0]}；如果传输仲裁模块收到的是来自信用和响应搭载模块的一组多微包{Flit[N-1]，Flit[N-2]，...，Flit[1]，Flit[0]}，则将此多微包写入异步发送FIFO，同时向重传缓冲区发出写使能信号，将此多微包备份至重传缓冲区。