[发明专利]一种多微包并行处理结构

说明书

技术领域

本发明涉及结点控制芯片中处理器接口访问部件中微包(flit)处理结构。

背景技术

在计算机结构中，结点控制芯片(Node Controller，NC)即北桥芯片是仅次于处理器的核心芯片。

结点控制芯片设计技术与处理器架构和接口技术的演进同步发展，以匹配处理器的能力和需求。处理器接口技术由前端总线FSB(Front Side Bus)逐步过渡到高速直连接口技术，如AMD的HT(HyperTransport)接口和Intel的QPI(Quick Path Interconnect)接口。随着处理器直连接口技术的发展，多处理器直连架构已成为构建服务器或大型机的主流结构。记多处理器直连的规模为m(m为大于1的自然数)，则m处理器直连架构下，每个处理器芯片内集成m-1套直连接口。每个直连接口对应一套接收报文缓冲队列，将存放于接收报文缓冲队列中的报文发送给对应的处理器。当系统规模大于m时，通过结点控制芯片对系统规模进行扩展。称m个处理器直连构成一个计算结点。一个计算结点内的处理器通过结点控制芯片与其它计算结点中的处理器相连。

结点控制芯片与处理器直连，结点控制芯片中的处理器接口访问控制部件SI(Socket Interface)负责处理器和结点控制芯片间的可靠数据传输，并基于信用机制进行流量控制和错误检/纠错。SI中包含接收模块和发送模块，发送模块负责向处理器发送报文，接收模块接收来自处理器的报文。因此，报文传输分为发送方和接收方，接收方和发送方隶属不同的端口：当SI向处理器发送报文时，发送方为SI，接收方为处理器；当SI接收来自处理器的报文时，发送方为处理器，接收方为SI。发送方和接收方都维持一定的信用，由接收方提供可用信用给发送方。微包是端口间信息传输的最小单位，一个数据包可能由多个微包组成。在发送数据包时，发送方首先需要获得足够多的信用来发送整个包，当接收方正确接收微包并从接收缓冲区中取出微包时，返回给发送方一个信用。发送方在发送每个微包的同时，将该微包拷贝到重传缓冲区中。每个微包带有8位的CRC码，用于在接收方判断数据是否在传输过程中出错。接收方收到每个微包的时候都要重新计算CRC来检查收到的数据是否正确，如果正确，接收方在下一个给发送方的微包中附带发送一个响应(ack)，发送方收到肯定响应后把重传缓冲区中相应的微包清除掉；如果CRC指示有错，接收方通过链路层发送重传请求给本端口的发送部件，由本端口的发送部件将重传请求发送至发送方，发送方收到重传请求后会重新发送重传缓冲区中相应的微包，直到该微包被正确地传送到接收方为止。

目前的结点控制芯片中SI是单微包处理结构，即SI每个周期处理一个微包。单微包处理结构由接收模块、接收缓冲区、报文分发模块、第一协议层报文FIFO(First In First Out，先进先出队列)、第二协议层报文FIFO、链路状态机、报文拼装模块、发送缓冲区、重传缓冲区和发送模块组成。其中，接收模块、接收缓冲区、报文分发模块和第一协议层报文FIFO构成接收数据通路；第二协议层报文FIFO、报文拼装模块、发送缓冲区、重传缓冲区和发送模块构成发送数据通路。链路状态机对微包中的信用和响应信息进行交互，在数据接收出错时，链路状态机控制微包数据的重传。

接收模块与处理器、接收缓冲区和链路状态机相连。接收模块从第一处理器接收微包，提取微包中的响应和信用信息，并重新计算微包的CRC来检查收到的数据是否正确。如果CRC指示微包数据正确接收，则接收模块将微包写入接收缓冲区，并向链路状态机提交微包正确接收响应信息和信用信息；如果CRC指示微包接收出错，接收模块向链路状态机提交重传请求及信用信息，并记录因校验错误需要重传微包的序列号。

接收缓冲区与接收模块和报文分发模块相连。接收缓冲区的深度与体系结构相关，一般128足够用，宽度为单微包的数据位宽。接收缓冲区从接收模块接收微包，对微包进行缓存，并在报文分发模块发出读请求时将微包发送给报文分发模块。

报文分发模块与接收缓冲区和第一协议层报文FIFO相连。第一协议层报文FIFO与报文分发模块和协议层报文转发模块相连。第一协议层报文FIFO根据消息类的不同划分为若干个FIFO，n种消息类对应n个FIFO：FIFO₁、FIFO₂、...、FIFO_n，不同消息类的微包存放在不同的FIFO中。报文分发模块从接收缓冲区中取出一个微包，根据微包的消息类将微包写入第一协议层报文FIFO_i(1≤i≤n)中。