[发明专利]逻辑电路中的故障检测和减轻

摘要

本发明涉及逻辑电路中的故障检测和减轻。本发明针对监视逻辑电路的故障的方法。具体地说，该方法针对建立并行逻辑电路核心，其中，通过由冗余校验器比较在关键位置处等效的并行路径来检测故障。任何误匹配将导致预定故障自动防护操作模式。另外，应用重要的技术，以定期运用各个并行路径来保证，从而按不干扰被监视或控制的任何过程的方式检验并行核心。该特征在某些工业如核电工业中是重要的，在这里，安全关键操作对于可能不经常被利用的逻辑电路块要求很高的可靠性状态。

主权项

一种高完整性逻辑电路，包括：a.多个并行核心，其中，所述并行核心用于实施所述逻辑电路的关键功能，b.其中，所述并行核心是冗余的或相异的，c.冗余校验器，其中，所述冗余校验器用于：i.检验来自第一并行核心的多个值是否与来自第二并行核心的多个值相匹配，并且ii.根据预定标准，将所述逻辑电路激活到故障自动防护状态，d.其中，所述逻辑电路与多个输入和多个输出连接，e.其中，所述逻辑电路执行与所述输入和所述输出相关的任务，f.其中，在所述逻辑电路与所述输入和所述输出之间的通信由从包括如下的组中选择的至少一项保护：i.冗余性，ii.循环冗余校验，iii.对于所述输入的翻转测试，及iv.对于所述输出的读回，g.内置自测试，其中，所述内置自测试用于暴露任一所述并行核心中的未告知的故障，h.其中，在所述逻辑电路执行所述任务的同时，定期或连续地执行所述内置自测试，i.其中，所述逻辑电路的所述关键功能大体上在至少一个逻辑装置内被实施，及j.其中，所述至少一个逻辑装置被实施成免于使用可执行软件。