[发明专利]逻辑电路中的故障检测和减轻

权利要求书

1.一种高完整性逻辑电路，包括：

a.多个并行核心，其中，所述并行核心用于实施所述逻辑电路的关键功能，

b.其中，所述并行核心是冗余的或相异的，

c.冗余校验器，其中，所述冗余校验器用于：

i.检验来自第一并行核心的多个值是否与来自第二并行核心的多个值相匹配，并且

ii.根据预定标准，将所述逻辑电路激活到故障自动防护状态，

d.其中，所述逻辑电路与多个输入和多个输出连接，

e.其中，所述逻辑电路执行与所述输入和所述输出相关的任务，

f.其中，在所述逻辑电路与所述输入和所述输出之间的通信由从包括如下的组中选择的至少一项保护：

i.冗余性，

ii.循环冗余校验，

iii.对于所述输入的翻转测试，及

iv.对于所述输出的读回，

g.内置自测试，其中，所述内置自测试用于暴露任一所述并行核心中的未告知的故障，

h.其中，在所述逻辑电路执行所述任务的同时，定期或连续地执行所述内置自测试，

i.其中，所述逻辑电路的所述关键功能大体上在至少一个逻辑装置内被实施，及

j.其中，所述至少一个逻辑装置被实施成免于使用可执行软件。

2.根据权利要求1所述的高完整性逻辑电路，其中，所述冗余校验器被布置在来自所述并行核心的分离的逻辑装置上，或者所述冗余校验器被布置在其中所述并行核心中的至少一个驻留的同一逻辑装置上。

3.一种高完整性逻辑电路，包括：

a.多个并行核心，其中，所述并行核心用于实施所述逻辑电路的关键功能，其中，所述并行核心是冗余的或相异的，

b.冗余校验器，其中，所述冗余校验器用于所述并行核心中的差错检测，包括：

i.用于在所述并行核心之间的差异，和

ii.用于所述逻辑电路的关键功能的状态变化，

c.其中，对于任何所述差错检测，所述冗余校验器将所述逻辑电路激活到故障自动防护状态，

d.至少一种内置自测试结构，其中，所述内置自测试结构暴露所述逻辑电路的关键功能中的故障，

e.其中，所述逻辑电路的所述关键功能大体上在至少一个逻辑装置内被实施，及

f.其中，所述逻辑装置被实施成免于使用可执行软件。

4.根据权利要求3所述的高完整性逻辑电路，其中，对于来自包括如下的组中的选择，实施所述逻辑电路的所述关键功能：

a.单个逻辑装置，

b.单个印刷电路板上的多个逻辑装置，及

c.多个印刷电路板，在每个所述印刷电路板上具有至少一个逻辑装置。

5.根据权利要求3所述的高完整性逻辑电路，其中，所述并行核心与输入电路和输出电路连接。

6.根据权利要求5所述的高完整性逻辑电路，其中

a.所述输入电路包括从包括如下的组中选择的至少一项：

i.串行总线通信电路，

ii.并行总线通信电路，

iii.串行数字信道，及

iv.并行数字信道，

b.所述关键功能包括从包括如下的组中选择的至少一项：

i.逻辑判定，

ii.极限校验，及

iii.状态机，

c.所述输出电路包括从包括如下的组中选择的至少一项：

i.串行总线通信电路，

ii.并行总线通信电路，

iii.串行数字信道，及

iv.并行数字信道。