[发明专利]FPGA芯片加电启动容错装置无效
| 申请号： | 201110157957.3 | 申请日： | 2011-06-14 |
| 公开（公告）号： | CN102253864A | 公开（公告）日： | 2011-11-23 |
| 发明（设计）人： | 王文华;金龙旭;李国宁;张宇;吕增明 | 申请（专利权）人： | 中国科学院长春光学精密机械与物理研究所 |
| 主分类号： | G06F11/07 | 分类号： | G06F11/07 |
| 代理公司： | 长春菁华专利商标代理事务所 22210 | 代理人： | 王淑秋 |
| 地址： | 130033 吉*** | 国省代码： | 吉林;22 |
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| 摘要： | 本发明涉及一种FPGA芯片加电启动容错装置，该装置FPGA芯片的Done引脚和PROG引脚与可编程逻辑器件内部定时器连接，若Done信号为低电平，则定时器按设定的时间间隔发出低电平脉冲给FPGA的PROG引脚，使FPGA重新启动；若监测到Done信号为高电平，则定时器停止计时，将PROG信号置为高电平。本发明利用可编程逻辑器件或看门狗芯片对FPGA芯片的启动完成标志状态进行监控，当FPGA芯片加电启动失败时，在不断电的情况下重新发起读取程序的启动过程，直到启动成功，在无人干预的情况下将潜在的风险消除，提高了遥感相机CCD成像系统的可靠性。 | ||
| 搜索关键词： | fpga 芯片 启动 容错 装置 | ||
【主权项】：
一种FPGA芯片加电启动容错装置，其特征在于FPGA芯片的Done引脚和PROG引脚与可编程逻辑器件内部定时器连接，若Done信号为低电平，则定时器按设定的时间间隔发出低电平脉冲给FPGA芯片的PROG引脚，使FPGA芯片重新启动；若监测到Done信号为高电平，则定时器停止计时，将PROG信号置为高电平。
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