[发明专利]用于将顺序程序分解为多个线程、执行所述线程和重构该顺序执行的系统、方法和装置有效
| 申请号： | 200980139244.5 | 申请日： | 2009-11-24 |
| 公开（公告）号： | CN102171650A | 公开（公告）日： | 2011-08-31 |
| 发明（设计）人： | F·拉托雷;J·M·科迪纳;E·吉贝尔;P·洛佩斯;C·马德里斯;A·马蒂内;R·马蒂内;A·冈萨雷斯 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F9/30 | 分类号： | G06F9/30;G06F12/00;G06F13/00 |
| 代理公司： | 永新专利商标代理有限公司 72002 | 代理人： | 刘瑜;王英 |
| 地址： | 美国加*** | 国省代码： | 美国;US |
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| 摘要： | 描述了用于将顺序程序分解为多个线程、执行这些线程和重构线程的顺序执行的系统、方法和装置。多个数据高速缓存单元(DCU)存储推测执行的线程的在本地引退的指令。合并级高速缓存(MLC)合并来自DCU的行的数据。核心间存储器一致性模块(ICMC)在MLC中全局地引退推测执行的线程的指令。 | ||
| 搜索关键词： | 用于 顺序 程序 分解 线程 执行 系统 方法 装置 | ||
【主权项】：
一种装置，包括：多个数据高速缓存单元(DCU)，用于存储推测执行的线程的本地引退的指令，其中，所述DCU包括用来分类每一行的推测更新状态的每行版本比特；合并级高速缓存(MLC)，其耦合到所述DCU以合并来自所述DCU的行的数据，其中，所述MLC包括用于指示高速缓存行包括推测状态的每高速缓存推测比特和用于指示对块的改变的最后版本比特；以及核心间存储器一致性模块(ICMC)，用于在所述MLC中全局地引退所述推测执行的线程的指令。
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