[发明专利]具有混合软硬件控制的高速缓存管理的多处理器系统无效
| 申请号： | 200980122829.6 | 申请日： | 2009-06-09 |
| 公开（公告）号： | CN102067091A | 公开（公告）日： | 2011-05-18 |
| 发明（设计）人： | 简·胡格布鲁格;安德烈·谢尔盖耶维奇·特雷克 | 申请（专利权）人： | NXP股份有限公司 |
| 主分类号： | G06F12/08 | 分类号： | G06F12/08 |
| 代理公司： | 中科专利商标代理有限责任公司 11021 | 代理人： | 王波波 |
| 地址： | 荷兰艾*** | 国省代码： | 荷兰;NL |
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| 摘要： | 一种多处理器系统，具有后台存储器和多个处理元件(10)，每一个处理元件包括处理器核(100)和高速缓存电路(102)。处理器核(100)执行指令程序，并且高速缓存电路(102)高速缓存程序所访问的后台存储器数据。使用写回监控器电路(14)缓存写地址，写地址用于通过处理器核(100)中的至少一部分写数据。程序包括从写回监控器电路(14)中读取缓存的写回地址的命令，以及程序中针对读取缓存的写回地址的命令所读取的写回地址的高速缓存数据无效的命令。因此，部分通过硬件执行以及部分通过使用高速缓存的程序执行高速缓存存储器管理部分。处理核可以是VLIW核，在这种情况下，可以使程序不使用的指令时隙有用于包括针对高速缓存管理的指令。 | ||
| 搜索关键词： | 具有 混合 软硬件 控制 高速缓存 管理 处理器 系统 | ||
【主权项】：
一种多处理器系统，包括：‑连接至后台存储器(12)的接口(11)；‑多个处理元件(10)，每个处理元件(10)包括处理器核(100)和高速缓存电路(102)，高速缓存电路(102)耦合在处理器核(100)与接口(11)之间，用于高速缓存由处理器核(100)的程序访问的后台存储器数据；‑写回监控器电路(14)，被配置为对通过至少一部分处理器核(100)写入数据所用的写地址进行缓冲，处理元件(10)中至少一个处理元件(10)的处理器核(100)被配置为支持来自程序的从写回监控器电路(14)读取写回地址、以及使所述至少一个处理元件的高速缓存电路(102)中针对写回地址的高速缓存数据无效的命令。
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