[发明专利]信息处理单元、程序和指令序列生成方法无效
| 申请号： | 200910006039.3 | 申请日： | 2009-01-22 |
| 公开（公告）号： | CN101539853A | 公开（公告）日： | 2009-09-23 |
| 发明（设计）人： | 大河原英喜;原口正寿 | 申请（专利权）人： | 富士通株式会社 |
| 主分类号： | G06F9/38 | 分类号： | G06F9/38 |
| 代理公司： | 北京集佳知识产权代理有限公司 | 代理人： | 朱 胜;苗迎华 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 公开了一种信息处理单元、程序和指令序列生成方法。一种信息处理单元包括：至少一个高速缓存存储器(12，13)，其设置在指令执行部分(15)与存储部分(11)之间；以及控制部分(25)，其基于由硬件预取请求发出部分(22a)针对存储器存取而请求的地址与保存于地址信息保存部分(21)中的地址信息之间的比较处理结果来控制地址信息内容，其中当控制部分(25)使地址信息保存部分(21)保存地址信息或者更新地址信息保存部分(21)中的地址信息时，将对地址信息的覆写处理禁止预定时段。 | ||
| 搜索关键词： | 信息处理 单元 程序 指令 序列 生成 方法 | ||
【主权项】：
1.一种信息处理单元，包括：指令执行部分(15)，其执行存储器存取指令；存储部分(11)，其保存与由所述指令执行部分(15)执行的存储器存取指令有关的数据；至少一个高速缓存存储器(12，13)，其设置在所述指令执行部分(15)与所述存储部分(11)之间；地址信息保存部分(21)，其基于由所述指令执行部分(15)执行的存储器存取指令的地址来保存地址信息；硬件预取请求发出部分(22a)，其基于由所述指令执行部分(15)针对存储器存取而请求的地址与保存于所述地址信息保存部分(21)中的地址信息之间的比较处理结果，向所述高速缓存存储器(12，13)发出硬件预取请求；以及控制部分(25)，其基于所述比较处理结果来控制由所述地址信息保存部分(21)保存的地址信息内容，其中：当使所述地址信息保存部分(21)保存地址信息时或者当所述地址信息保存部分(21)中的地址信息被更新时，所述控制部分(25)将对所述地址信息的覆写处理禁止预定时段。
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