[发明专利]并行数据输出控制电路及半导体装置

摘要

本发明提供可经常进行可靠性高的并行数据输出控制的并行数据输出控制电路。CPU(12)响应来自缓冲器(13)的请求(RQ)，将数字数据从内装RAM(11)输出到缓冲器(13)中。缓冲器(13)具有多级结构的FIFO，FIFO的各级可存储1单位(10位)的数字数据，整个缓冲器(13)可存储FIFO的构成级数单位量的数字数据。寄存器(14)与输出控制时钟(CK15)同步按每1单位取得存储在缓冲器(13)内部的数字数据。存储在寄存器(14)中的数字数据作为D/A转换用数据(Data)输出到并行DAC(2)中。WR信号输出定时器(17)与输出控制时钟(CK15)同步生成具有“低”的单触发脉冲的写入控制信号WR。

主权项

1. 一种并行数据输出控制电路，其中包括：生成数字数据的数字数据生成部；可按规定存储单位量存储所述数字数据的临时存储部；生成输出控制时钟的时钟生成部；以及与所述输出控制时钟同步地按每个单位存储存储于所述临时存储部的所述数字数据的数据存储部，输出所述数据存储部中存储的所述数字数据。