[发明专利]无短路损耗的CMOS缓冲器驱动电路

摘要

本发明涉及一种无短路损耗的CMOS缓冲器驱动电路，所述的CMOS缓冲器由两个或以上的N型MOS管和P型MOS管互补控制构成本级缓冲器；驱动电路由三级、5个CMOS缓冲器组成；将三级CMOS缓冲器初级与控制逻辑电路输出连接，末级与功率电路中功率半导体开关器件控制端连接，在开关变换器功率半导体开关器件与控制逻辑电路之间通过CMOS缓冲器构成的驱动电路实现控制逻辑弱电信号与功率电路强电状态的转换。本发明的创新点是：在开关变换器功率半导体开关器件与控制逻辑电路之间，建立了一个具有无短路损耗、高效率的强弱电接口和驱动方法。

主权项

1.一种无短路损耗的CMOS缓冲器驱动电路，包括开关变换器功率半导体开关器件和控制逻辑电路，其特征在于：所述的CMOS缓冲器由两个或以上N型MOS管和P型MOS管互补控制构成本级缓冲器，驱动电路由三级、5个CMOS缓冲器组成，第一CMOS缓冲器INV1由两个N型MOS管和一个P型MOS管组成，其串联顺序为P型MOS管的漏极与驱动供电电源VDD连接，P型MOS管的源极与第一N型MOS管漏极连接，第一N型MOS管源极与第二N型MOS管漏极连接，第二N型MOS管源极与信号地连接；第二CMOS缓冲器INV2由两个P型MOS管和一个N型MOS管组成，其串联顺序为P型MOS管的漏极与驱动供电电源VDD连接，P型MOS管的源极与第二P型MOS管漏极连接，第二P型MOS管源极与N型MOS管漏极连接，N型MOS管源极与信号地连接；第三CMOS缓冲器INV3由一个N型MOS管和一个P型MOS管组成，其是驱动最后输出级，其串联顺序为P型MOS管的漏极与驱动供电电源VDD连接，P型MOS管的源极与N型MOS管漏极连接，N型MOS管源极与信号地连接；第四CMOS缓冲器INV4与第二CMOS缓冲器INV2结构组成相同；第五CMOS缓冲器INV5与第一CMOS缓冲器INV1结构组成相同；控制电路的逻辑信号INPUT输入给第一CMOS缓冲器INV1的P型MOS管的栅极与第二N型MOS管栅极，从第四CMOS缓冲器INV4的第二P型MOS管的源极与N型MOS管漏极之间输出的信号输入给第一CMOS缓冲器INV1的第一N型MOS管栅极；从第一CMOS缓冲器INV1的P型MOS管的源极与第一N型MOS管漏极之间输出信号与第三CMOS缓冲器INV3的P型MOS管的栅极连接，该信号同时连接到第五CMOS缓冲器INV5的第二N型MOS管的栅极；控制电路的逻辑信号INPUT输入给第二CMOS缓冲器INV2的第一P型MOS管的栅极与N型MOS管栅极，从第五CMOS缓冲器INV5的P型MOS管的源极与第一N型MOS管漏极之间输出的信号输入给第二CMOS缓冲器INV2的第二P型MOS管栅极；从第二CMOS缓冲器INV2的第二P型MOS管的源极与N型MOS管漏极之间输出信号与第三CMOS缓冲器INV3的N型MOS管的栅极连接，该信号同时连接到第四CMOS缓冲器INV4的第一P型MOS管的栅极；从第三CMOS缓冲器INV3的P型MOS管的源极与N型MOS管漏极之间的输出信号与功率电路中功率半导体开关器件控制端连接，同时该信号还连接到第四CMOS缓冲器INV4的第二P型MOS管的栅极和N型MOS管的栅极；该控制信号还连接到第五CMOS缓冲器INV5的P型MOS管的栅极和第一N型MOS管的栅极。