[发明专利]一种并行提升9/7小波基的VLSI结构

摘要

一种并行提升9/7小波基的VLSI结构，属于图像压缩处理中的小波变换领域，目的在于有效减少所需的硬件资源，提高最大工作频率，以适于高速、硬件资源要求比较严格的应用场合。本发明包括四个实现不同提升步骤的处理单元，各处理单元由乘法器，加法器，反相器和延时寄存器组成，其中提升系数 a＝－4，b＝12，c＝－16/5，，。为了缩短结构的关键路径，本发明可以在不同的处理单元之间加入流水线寄存器来减小关键路径延时。本发明与传统的9/7小波基VLSI结构具有类似的压缩性能，但是具有最小的硬件资源和最短的关键路径延时，可有效地应用于各种高速、硬件资源要求比较严格的各种系统中。

主权项

1.一种并行提升9/7小波基的VLSI结构，包括四个实现不同提升步骤的处理单元，各处理单元由乘法器，加法器，反相器和延时寄存器组成，其特征在于：(1)所述第一处理单元的输入、输出为：H(0)(n)＝x(2n+1)，L(0)(n)＝x(2n)；H(1)(n)＝L(0)(n)+L(0)(n+1)-H(0)(n)，L(1)(n)＝a L(0)(n)；(2)所述第二处理单元的输入、输出为：H(2)(n)＝b H(1)(n)，L(2)(n)＝H(1)(n)+H(1)(n-1)-L(1)(n)；(3)所述第三处理单元的输入、输出为：H(3)(n)＝L(2)(n)+L(2)(n+1)-H(2)(n)，L(3)(n)＝c L(2)(n)；(4)所述第四处理单元的输入、输出为：H(4)(n)＝H(3)(n)，L(4)(n)＝H(3)(n)+H(3)(n-1)-L(3)(n)；(5)所述第四处理单元的两个输出值分别送到两个输出乘法器进行缩放操作：H(n)＝H(4)(n)K1，L(n)＝L(4)(n)K2；上述式中，a＝-4，b＝12，c＝-16/5，k1＝5/96，k2＝-/16。