[发明专利]分组哈希协处理器的一种实现方法有效
| 申请号： | 200610164970.0 | 申请日： | 2006-12-11 |
| 公开（公告）号： | CN101202628A | 公开（公告）日： | 2008-06-18 |
| 发明（设计）人： | 关红波;陈立志;胡晓波;余秋芳;陈学振;田勇 | 申请（专利权）人： | 北京中电华大电子设计有限责任公司 |
| 主分类号： | H04L9/32 | 分类号： | H04L9/32 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 10001*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明提供了分组哈希协处理器的一种实现方法，它属于信息安全密码领域，可实现数据加解密运算及参与签名验证，用该方法实现的分组哈希协处理器支持分组密码体制和HASH运算，支持高低速数据接口和流水线结构，可实现单分组、单哈希、先分组后哈希以及同时分组哈希等功能，具有很强的实用性。实现该功能的硬件部件包括：分组运算单元、哈希运算单元、低速数据接口读写控制单元、高速数据接口处理单元(由输入FIFO1和输出FIFO2组成)、协处理器核心控制单元以及一个双口RAM、内部FIFO3、命令寄存器、块数寄存器、参数寄存器、分组输入缓冲寄存器Inda和分组输出缓冲寄存器Outda等。 | ||
| 搜索关键词： | 分组 哈希协 处理器 一种 实现 方法 | ||
【主权项】：
1.一种为实现数据加解密运算和签名验证而设计的分组哈希协处理器，其特征在于硬件部件包括：分组运算单元、哈希运算单元、低速数据接口读写控制单元、高速数据接口处理单元(由输入FIF01和输出FIF02组成)、协处理器核心控制单元以及一个双口RAM、内部FIF03、命令寄存器、块数寄存器、参数寄存器、分组输入缓冲寄存器Inda和分组输出缓冲寄存器Outda等。
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