[发明专利]模数转换器结构有效
申请号: | 200610147412.3 | 申请日: | 2006-12-18 |
公开(公告)号: | CN101207383A | 公开(公告)日: | 2008-06-25 |
发明(设计)人: | 周平;王楠 | 申请(专利权)人: | 上海华虹NEC电子有限公司 |
主分类号: | H03M1/12 | 分类号: | H03M1/12;H03M1/34;H03M1/36;H03M1/46 |
代理公司: | 上海浦一知识产权代理有限公司 | 代理人: | 顾继光 |
地址: | 201206上*** | 国省代码: | 上海;31 |
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摘要: | 本发明公开了一种模数转换器结构,它具有面积小,功耗低的功能。该结构在主体电路内包括采样保持电路和级处理电路,其中级处理电路由Stage(1)~Stage(9)九个电路组成,采样保持电路由放大器、采样电容CS1和CS2、自举开关BS1和BS2、普通互补金属栅氧化物开关SS1、SS2、SS3、SS4、SS5构成;Stage(1)~Stage(9)中的每个电路均由放大器、电容Ci1~Ci4、开关阵列Si1~Sif、比较器Com11和Com12以及判决逻辑电路D1构成;其中i=1~9,Si1~Sif包括Si1~Si9以及Sia~Sif共计十五个开关,其中,采样保持电路和Stage(1)电路共用一个放大器,Stage(i)电路和Stage(i+1)电路共用一个放大器,其中i=2、4、6、8。 | ||
搜索关键词: | 转换器 结构 | ||
【主权项】:
1.一种模数转换器结构,在主体电路内包括采样保持电路和级处理电路,其中级处理电路由Stage(1)~Stage(9)九个电路组成,采样保持电路由放大器、采样电容CS1和CS2、自举开关BS1和BS2、普通互补金属栅氧化物开关SS1、SS2、SS3、SS4、SS5构成;Stage(1)~Stage(9)中的每个电路均由放大器、电容Ci1~Ci4、开关阵列Si1~Sif、比较器Com11和Com12以及判决逻辑电路D1构成;其中i=1~9,Si1~Sif包括Si1~Si9以及Sia~Sif共计十五个开关,其特征在于,采样保持电路和Stage(1)电路共用一个放大器,其控制过程如下:当P1=1并且P2=0的时候,自举开关BS1、BS2以及开关SS3闭合,输入信号VIP和VIN对电容CS1和CS2进行充电;S11和S1e闭合,放大器的输入端INP1通过S1e和电容C11和C12的一端连接,电容C11的另一端通过S11和放大器的输出端V1ON相连,C12的另一端通过S14~S16中的其中一个和参考电平相连;S1c和S1f闭合,放大器的输入端INN1通过S1c和电容C13和C14的一端连接,C13的另一端通过S1c和放大器的输出端V1OP相连,C14的另一端通过S17~S19中的其中一个和参考电平相连;当P1=0并且P2=1的时候,开关SS1、SS2、SS4、SS5以及S12、S13、S1a、S1b、S1d闭合;放大器的输入INP1、INN1分别和CS1、CS2的一端连接,放大器的输出V1OP、V1ON分别和CS1、CS2的另一端以及C11和C12、C13和C14一端连接,C11和C12、C13和C14的另一端互相连接;Stage(i)电路和Stage(i+1)电路共用一个放大器,其中i=2、4、6、8,其控制过程如下:当P1=1并且P2=0的时候,Si2、Si3、Sia、Sib、Sid以及S(i+1)1、S(i+1)c、S(i+1)e、S(i+1)f和S(i+1)4~S(i+1)6其中之一、S(i+1)7~S(i+1)9其中之一闭合,其余开关打开;电容Ci1和Ci2的一端和电容Ci3和Ci4的一端分别和输入信号ViIN和ViIP相连,另一端互相连接;放大器的输入端INPi和INNi分别和电容C(i+1)1和C(i+1)2的一端、电容C(i+1)3和C(i+1)4的一端连接;放大器的输出端ViOP和ViON和电容C(i+1)3和电容C(i+1)1的另一端连接;电容C(i+1)2和C(i+1)4的另一端连接到参考电平;当P1=0并且P2=1的时候,Si1、Si4~Si6之一、Si7~Si9之一Sie、Sif以及S(i+1)2、S(i+1)3、S(i+1)a、S(i+1)b、S(i+1)d闭合,其余的开关打开;电容Ci1和Ci2的一端和电容Ci3和Ci4的一端分别和输入信号ViIN和ViIP相连,另一端互相连接;放大器的输入端INPi和INNi分别和电容Ci1和Ci2的一端、电容Ci3和Ci4的一端连接;放大器的输出端ViOP和ViON和电容Ci3和电容Ci1的另一端以及电容C(i+1)1和C(i+1)2、电容C(i+1)3和C(i+1)4的一端连接;电容Ci2和Ci4的另一端连接到参考电平,电容C(i+1)1和C(i+1)2、电容C(i+1)3和C(i+1)4的一端相连;其中,所述的P1和P2为非重叠的时钟信号。
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