[发明专利]快闪存储器有效
| 申请号： | 200510065564.4 | 申请日： | 2000-06-28 |
| 公开（公告）号： | CN1681046A | 公开（公告）日： | 2005-10-12 |
| 发明（设计）人： | 田中智晴;柴田昇;丹沢徹 | 申请（专利权）人： | 株式会社东芝 |
| 主分类号： | G11C16/06 | 分类号： | G11C16/06;G11C7/00 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 杜日新 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 一种快闪存储器，可内部自动校正错误，与现有产品具有互换性。它包括：存储器段；指令接口3，接受外部指令产生控制信号；电路7，由写入指令信号激活，产生控制信号；错误校正电路11，由写入数据输入指令信号激活，与外部输入的第一信号同步，接受外部输入的写入数据，由写入指令激活，与控制信号同步，产生检查数据；电路17，相对各个存储器单元设置，将写入数据或检查数据取入暂存；写入电路13～15，由写入指令激活，将存储的写入数据和检查数据写入存储器段。 | ||
| 搜索关键词： | 闪存 | ||
【主权项】：
1.一种快闪存储器，其特征在于包括：由多个快闪存储器单元构成的存储器段，占线信号输出电路，向外部输出占线信号，数据输入缓冲器，接受从外部输入的向各个存储器单元中写入的写入数据，可存储n比特多个数据存储电路，暂时存储所述写入数据，和错误校正电路，取入m1比特(m1＜n)的写入数据，产生m2比特(m1+m2＜n)的检查数据，在产生所述m2比特的检查数据后，取入m3比特(m1+m2+m3＜n)的写入数据，产生m4比特(m1+m2+m3+m4≤n)的检查数据，在m1比特的写入数据输入至所述多个数据存储电路后，m2比特的检查数据被输入并暂时存储在所述多个数据存储电路中，在m3比特的写入数据输入至所述多个数据存储电路后，m4比特的检查数据被输入并暂时存储在所述多个数据存储电路中，在m4比特的检查数据暂时存储在所述多个数据存储电路中后，暂时存储在所述多个数据存储电路中的m1和m3比特的写入数据以及m2和m4比特的检查数据被写入所述存储器段中，所述错误校正电路在产生所述m2比特的检查数据时向外部输出来自所述占线信号输出电路的占线信号。
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