[发明专利]一种里德－所罗门译码器关键方程求解电路

摘要

本发明公开了一种里德－所罗门译码器关键方程求解电路，目的是为了克服现有技术寄存器之间关键路径长，译码器内部工作频率低的不足，包括R(x)移位寄存器、Q(x)移位寄存器、λ(x)移位寄存器、μ(x)移位寄存器、有限域乘法器、有限域加法器、系数锁存器a₀、系数锁存器b₀和系数锁存器a₁，其特征在于：还包括流水线寄存器C和流水线寄存器E，流水线寄存器C输入端与有限域加法器A电连接，流水线寄存器C输出端分别与系数锁存器a₁和有限域乘法器C电连接，流水线寄存器E输入端与有限域加法器C电连接，流水线寄存器E输出端与有限域乘法器G电连接。由于增加了流水线寄存器，关键路径由“2×T_mult+2×T_add”缩短为“T_mult+T_add”。其最高内部时钟工作频率为204.79MHz，比现有技术的133.33MHz提高了53.6％。

主权项

1、一种里德-所罗门译码器关键方程求解电路，包括R(x)移位寄存器、Q(x)移位寄存器、λ(x)移位寄存器、μ(x)移位寄存器、有限域乘法器A、有限域乘法器B、有限域乘法器C、有限域乘法器D、有限域乘法器E、有限域乘法器F、有限域乘法器G、有限域乘法器H、有限域加法器A、有限域加法器B、有限域加法器C、有限域加法器D、系数锁存器a0、系数锁存器b0和系数锁存器a1，其特征在于：还包括流水线寄存器C和流水线寄存器E，流水线寄存器C输入端与有限域加法器A电连接，流水线寄存器C输出端分别与系数锁存器a1和有限域乘法器C电连接，流水线寄存器E输入端与有限域加法器C电连接，流水线寄存器E输出端与有限域乘法器G电连接。