[发明专利]具有防静电放电保护的集成电路

摘要

本发明涉及一种具有防静电放电保护的集成电路，包括具有源极接线端(S1)、漏极接线端(D1)和栅极接线端(G1)的第一晶体管(T1)。该集成电路还包括具有源极接线端(S2)、漏极接线端(D2)和栅极接线端(G2)的第二晶体管(T2)。在第一晶体管(T1)和第二晶体管(T2)中，栅极接线端各自与漏极接线端连接。第一晶体管(T1)与第二晶体管(T2)串联，方法是第一晶体管的漏极和源极接线端与第二晶体管的漏极和源极接线端连接。晶体管的串联电路连接在集成电路的输入接线端上或者连接在集成电路的供电接线端和用于施加基准电位的接线端上。集成电路的串联电路尺寸通过晶体管的数量和调整晶体管的沟道长度和沟道宽度比确定。

主权项

1.具有防静电放电保护的集成电路，具有-至少一个用于施加信号电平的接线端(1、3、4、...n)，-用于施加基准电位(VSS)的接线端(2)，-包括逻辑门电路和存储单元的功能单元(SZ)，-第一晶体管(T1)，具有源级接线端(S1)、漏极接线端(D1)和栅极接线端(G1)，-第二晶体管(T2)，具有源级接线端(S2)、漏极接线端(D2)和栅极接线端(G2)-其中，第一晶体管(T1)和第二晶体管(T2)的栅极接线端分别与第一和第二晶体管各自的漏极接线端连接，-其中，第一晶体管(T1)与第二晶体管(T2)串联(RS)，这是通过以下方式实现的：第一晶体管(T1)的漏极和源极接线端与第二晶体管(T2)的漏极和源极接线端连接，-其中，功能单元(SZ)和由第一晶体管(T1)和第二晶体管(T2)组成的串联电路(RS)连接在至少一个输入接线端(1)和用于施加基准电位(VSS)的接线端(2)之间，-其中，功能单元(SZ)这样构成，如果处于至少一个输入接线端(1)上的信号电平与第一信号电平一致的话，使功能单元(SZ)在按规定的运行中进行数字信号处理，-其中，由第一晶体管(T1)和第二晶体管(T2)组成的串联电路(RS)这样构成，如果在放电情况下处于至少一个输入接线端(1)上的信号电平大于第一信号电平之上的阈值的话，使至少一个输入接线端(1)通过由第一晶体管(T1)和第二晶体管(T2)组成的串联电路(RS)比通过功能单元(SZ)更低欧姆地与用于施加基准电位(VSS)的接线端(2)连接，-其中，由第一晶体管(T1)和第二晶体管(T2)组成的串联电路(RS)这样构成，如果在按规定运行情况下处于至少一个输入接线端(1)上的信号电平小于或者等于第一信号的话，使至少一个输入接线端(1)通过由第一晶体管(T1)和第二晶体管(T2)组成的串联电路(RS)比通过功能单元(SZ)更高欧姆地与用于施加基准电位(VSS)的接线端(2)连接。