[发明专利]用于40G SDH系统中的总线延时纠正方法

摘要

本发明涉及一种40G SDH系统中的高速并行总线组间延时的自适应纠正方法，具体应用于40G系统成帧器芯片内对各组SFI－4接口信号进行延时纠正的方法，该方法由于通过对STM256处理芯片中SFI－4信号缓存器先入先出(FIFO)过程控制，实现SFI－4组间的印刷电路板(PCB)的信号线布线差异最高可达到10个时钟周期以上，突破了SFI－4接口规范中0.1时钟周期的要求，大大降低了PCB布线的限制，从而降低了PCB设计难度。

主权项

1.一种用于40G SDH系统高速并行总线组间延时纠正方法，该方法包括如下步骤：在复用方向：将64路STM4信号分为4组，每组为16路STM4信号；由STM256处理芯片将每组16路STM4信号复用形成一个STM64数据帧；由STM256处理芯片将4个STM64数据帧的帧头信号输出给复用方向延时差异指示电路，并以第一组STM64信号的帧头指示作为参考，产生其余各组数据帧的延时差异指示信号；CPU检测各组的延时差异指示信号，当发现某一组未同步时，CPU控制调节该组缓存器的缓存深度，直至该组同步；在解复用方向：提取第一组STM64信号的帧头信号，如果能够提取，则判断为各组信号已经同步；如果未能提取出第一组STM64信号的帧头信号，则判断为各组信号之间未能同步，则CPU控制其余各组信号的缓存器调整缓存深度，直至提取出第一组STM64信号的帧头信号为止。