[发明专利]存储电路无效
| 申请号： | 02127279.4 | 申请日： | 2002-07-31 |
| 公开（公告）号： | CN1404065A | 公开（公告）日： | 2003-03-19 |
| 发明（设计）人： | 畠中真;新居浩二;万行厚雄;藤野毅 | 申请（专利权）人： | 三菱电机株式会社 |
| 主分类号： | G11C7/00 | 分类号： | G11C7/00;G11C7/24 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 刘宗杰,王忠忠 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 在存储电路中，即使发生局部地同时发生多个位错误的多位软错误也可以进行错误纠正。在向存储单元阵列21进行给例如4位的数据附加了3位的奇偶位后的7位数据的读出/写入动作时，对各7位数据进行错误纠正。在存储阵列21中，沿字线方向规定了例如分割为各4位的存储单位31～37，将7位数据向存储单元阵列21写入时，在字线方向7位数据中相互不同的1位作为写入位数据写入各个存储单位31～37，在7位数据中，写入位数据具有7位的间隔。错误纠正电路24a～24d分别以7位数据为单位进行7位数据的错误纠正。 | ||
| 搜索关键词： | 存储 电路 | ||
【主权项】：
1.一种具有对包括排列了多个存储单元的存储单元阵列并给m(m是2以上的整数)位的数据附加了n位(n是1以上的整数)的奇偶位的(m+n)位数据进行读出/写入动作时对各(m+n)位数据进行错误纠正的错误纠正单元的存储电路，其特征在于：在存储阵列中规定了由沿字线方向预先规定的各位数K(K是2以上的整数)分割的存储单位，将(m+n)位数据写入存储单元阵列时，位数据的各位的值以沿字线方向预先规定的位数K的间隔写入各个存储单位，错误纠正单元进行各位的值已写入各存储单位的(m+n)位数据的错误纠正。
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